[发明专利]闪存的读电路的控制装置和方法

说明书

本发明公开了一种闪存的读电路的控制装置，存储单元都采用分离栅浮栅器件，包括：第一源和第二源漏区，多个分离的具有浮栅的第一栅极结构，第一栅极结构间的第二栅极结构。各第一栅极结构的控制栅连接到控制栅线。第二栅极结构连接到对应的字线。控制装置用于实现对未选定存储位的控制栅电压和字线电压进行控制，包括：设置第一时间段，将控制栅电压和字线电压设置为高压以实现读取；在第一时间段后设置第二时间段，在第二时间段内，将控制栅电压和字线电压设置为一个以上依次降低的中压，以防止在第二时间段内产生读取干扰。本发明还提供一种闪存的读电路的控制方法。本发明提高读取窗口，同时还能防止较高读取电压所带来的读干扰。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种闪存的读电路的控制装置。本发明还涉及一种闪存的读电路的控制。

背景技术

如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；各所述存储单元101都采用分离栅浮栅器件。

如图2所示，所述分离栅浮栅器件包括：第一源漏区205和第二源漏区206，位于所述第一源漏区205和所述第二源漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

所述分离栅浮栅器件为N型器件，所述第一源漏区205和所述第二源漏区206都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区205和所述第二源漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205和所述第二源漏区206都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205和所述第二源漏区206之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。

所述存储单元101的所述第二源漏区206连接到位线BL1。

所述存储单元101的所述第一源漏区205连接位线BL0。

各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

图2中，两个所述控制栅105可以分开控制，分别连接到控制栅线CG0和CG1，所述字线栅106连接到字线WL。

对所述存储单元101的所述存储单元101进行读取(read)时，以对靠近所述第一源漏区205对应的存储位‘a’进行读操作为例：

所述控制栅线CG0接0V；

所述字线WL接3.5V；

所述控制栅线CG1接5.3V；

所述位线BL0接0V。

所述位线BL1接读取电流Isense，大小如0.8A。

如图3所示，是现有闪存的存储单元的读电路在读操作时的读取电压曲线；图3中，读取电压包括未选定存储位的所述控制栅电压和所述字线电压，所述字线电压也采用WL表示，未选定存储位的所述控制栅电压采用CG表示，图3中，读取电压曲线中仅表示WL或CG的高低电平，并不表示实际电压，故WL或CG的电压变化采用相同的曲线，且对应的曲线为WL/CG曲线。