[发明专利]半导体器件及芯片的制造方法

说明书

本发明提供了一种半导体器件及芯片的制造方法，所述半导体器件包括：一晶圆，具有多个曝光区以及连接相邻所述曝光区之间的第一切割道区，所述曝光区具有多个芯片区以及连接相邻所述芯片区之间的第二切割道区；多个测试结构，位于所述第一切割道区和/或所述曝光区的拐角和中心处。本发明的技术方案能够有效提高每片晶圆切割形成的芯片的数量的同时，还能保证芯片的质量，从而提高生产的芯片的市场竞争力。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及芯片的制造方法。

背景技术

随着半导体技术的不断发展，芯片的尺寸也在不断地缩小，然而在工艺生产中，当芯片的尺寸进入到14纳米甚至更小的时候，工艺生产的成本则会大幅度地提高。因此，在现有技术的条件下，通过不同的方式降低生产成本，从而提高市场竞争力成为一种新的发展趋势。

在现有工艺中，如图1所示，通常在晶圆中使用80微米或者60微米的切割道11，并在切割道11中设置有多个测试结构12，测试结构12用于检测晶圆在工艺过程中的性能参数，确保晶圆在工艺过程中的稳定性。且在完成晶圆的工艺生产后，使用金刚石刀沿着切割道11将晶圆切割为大小一致的芯片13。然而，对于尺寸很小的芯片13而言，切割道11的宽度过大会造成晶圆的面积浪费；而当缩小切割道11的宽度至小于50微米时，由于测试结构12的常规宽度约为50微米，导致测试结构12无法放置于切割道11中。且由于切割道11的宽度变小，当用金刚石刀对晶圆进行切割的时候，产生的应力作用会对切割形成的芯片13造成一定的质量影响。

因此，如何有效提高每片晶圆切割形成的芯片的数量的同时，还能保证芯片的质量，从而提高生产的芯片的市场竞争力是目前亟需解决的问题。

发明内容

本发明的目的在于提供一种半导体器件及芯片的制造方法，能够有效提高每片晶圆切割的芯片的数量的同时，还能保证芯片的质量，从而提高生产的芯片的市场竞争力。

为解决上述技术问题，本发明提供一种半导体器件，包括：

一晶圆，具有多个曝光区以及连接相邻所述曝光区之间的第一切割道区，所述曝光区具有多个芯片区以及连接相邻所述芯片区之间的第二切割道区；

多个测试结构，位于所述第一切割道区和/或所述曝光区的拐角和中心处。

优选地，所述第一切割道区的宽度大于所述测试结构的宽度，且所述测试结构的宽度大于所述第二切割道区的宽度时，所述测试结构位于所述第一切割道区；所述第一切割道区的宽度等于所述第二切割道区的宽度，且所述测试结构的宽度大于所述第二切割道区的宽度时，所述测试结构位于所述曝光区的拐角和中心处，或者，所述测试结构位于所述曝光区的拐角和中心处，且位于所述曝光区的拐角处的测试结构还延伸至所述第一切割道区。

优选地，所述测试结构的宽度为49微米～51微米。

优选地，所述第一切割道区的宽度大于所述测试结构的宽度，且所述测试结构的宽度大于所述第二切割道区的宽度时，所述第一切割道区的宽度为60微米～80微米，所述第二切割道区的宽度为19微米～20微米；所述第一切割道区的宽度等于所述第二切割道区的宽度，且所述测试结构的宽度大于所述第二切割道区的宽度时，所述第一切割道区和所述第二切割道区的宽度均为19微米～20微米。

优选地，所述测试结构位于所述第一切割道区时，所述测试结构环绕所述曝光区。

优选地，所述曝光区的数量为60个～70个。

优选地，位于单个所述曝光区外围的所述第一切割道区和/或单个所述曝光区的拐角和中心处的所述测试结构的数量为70个～80个。

本发明还提供一种芯片的制造方法，包括：

提供所述的半导体器件；

切割所述晶圆的第一切割道区和第二切割道区，以得到芯片。