[发明专利]Nor闪存阵列的制作方法有效
| 申请号: | 202310417599.8 | 申请日: | 2023-04-19 |
| 公开(公告)号: | CN116156890B | 公开(公告)日: | 2023-07-18 |
| 发明(设计)人: | 金波 | 申请(专利权)人: | 杭州领开半导体技术有限公司 |
| 主分类号: | H10B41/35 | 分类号: | H10B41/35;H10B43/35 |
| 代理公司: | 上海思捷知识产权代理有限公司 31295 | 代理人: | 卢云芊 |
| 地址: | 310030 浙江省杭州市*** | 国省代码: | 浙江;33 |
| 权利要求书: | 查看更多 | 说明书: | 查看更多 |
| 摘要: | |||
| 搜索关键词: | nor 闪存 阵列 制作方法 | ||
1.一种Nor闪存阵列的制作方法,其特征在于,包括:
提供基底,所述基底中形成有阱区,所述阱区从所述基底的顶面向所述基底的底面延伸;
在所述阱区的基底顶部形成第一掺杂区;以及
在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构;所述在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构的方法包括:在所述基底的顶面上形成电荷陷阱材料层以及位于所述电荷陷阱材料层上的第一栅电极材料层;在所述第一栅电极材料层上形成多个牺牲结构,所述多个牺牲结构在所述第一掺杂区的基底上方间隔排布;在每个所述牺牲结构的侧壁上形成第一侧墙;去除所述牺牲结构,在所述第一侧墙的侧壁上形成第二侧墙;以及以所述第一侧墙和所述第二侧墙共同作为掩模,刻蚀所述第一栅电极材料层和所述电荷陷阱材料层,在所述第一掺杂区的基底上方形成多个所述第一栅极结构;
其中,所述Nor闪存阵列的一个存储管包括一个所述第一栅极结构,所述第一掺杂区中与一个所述第一栅极结构位置对应的区域为一个所述存储管的沟道区,相邻两个所述存储管的沟道区之间未存在PN结;所述Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管,同一所述存储单元中,相邻两个存储管通过所述相邻两个存储管的第一栅极结构之间的第一掺杂区串联。
2.如权利要求1所述的Nor闪存阵列的制作方法,其特征在于,所述在所述阱区的基底顶部形成第一掺杂区的方法包括:
采用离子注入工艺在所述阱区的基底顶部注入第一掺杂物质形成第一掺杂区,所述第一掺杂物质的导电类型与所述阱区的掺杂物质的导电类型相反,使得所述存储管的沟道为耗尽型沟道。
3.如权利要求1所述的Nor闪存阵列的制作方法,其特征在于,所述在所述第一栅电极材料层上形成多个牺牲结构的方法包括:
在所述第一栅电极材料层上形成缓冲层;
在所述缓冲层上形成牺牲材料层;
在所述牺牲材料层上形成图形化的掩模层,以所述图形化的掩模层为掩模刻蚀所述牺牲材料层并停止在所述缓冲层的表面上,形成所述多个牺牲结构;以及
去除所述图形化的掩模层。
4.如权利要求3所述的Nor闪存阵列的制作方法,其特征在于,所述在每个所述牺牲结构的侧壁上形成第一侧墙的方法包括:
在所述基底的顶面上形成第一侧墙材料层,所述第一侧墙材料层覆盖所述牺牲结构的侧壁、所述牺牲结构的顶面和所述缓冲层;以及
刻蚀去除所述牺牲结构顶面上的所述第一侧墙材料层以及所述缓冲层上的部分所述第一侧墙材料层,保留所述牺牲结构侧壁上的第一侧墙材料层作为所述第一侧墙。
5.如权利要求1所述的Nor闪存阵列的制作方法,其特征在于,在所述第一侧墙的朝向相反的两个侧壁上均形成所述第二侧墙,一个所述第一栅极结构的宽度等于一个所述第一侧墙的宽度与两个所述第二侧墙的宽度之和。
6.如权利要求1所述的Nor闪存阵列的制作方法,其特征在于,同一所述存储单元中相邻两个所述第一栅极结构之间的间距在2nm以上且在12nm以下。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于杭州领开半导体技术有限公司,未经杭州领开半导体技术有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202310417599.8/1.html,转载请声明来源钻瓜专利网。





