[发明专利]输出脉宽可调的倍频电路及芯片

说明书

本发明公开了一种输出脉宽可调的倍频电路及芯片，倍频电路包括：缓冲器、延时可调分频单元以及逻辑电路，缓冲器的输入端用于接收输入信号，缓冲器的第一、第二输出端用于输出一组差分时钟信号；延时可调分频单元的输入端用于接收倍频电路输出的倍频信号，延时可调分频单元的第一、第二输出端用于输出另一组差分时钟信号；逻辑电路的输入端用于接收两组差分时钟信号，逻辑电路的输出端基于对两组差分时钟信号的逻辑运算而输出倍频信号。本发明的输出脉宽可调的倍频电路及芯片，有效地抑制了因输入信号上升沿和下降沿的失配而引起的输出频率精确度问题，降低了其对锁相环系统应用中线性度的影响以及晶振频率下的参考杂散。

技术领域

本发明是关于集成电路领域，特别是关于一种输出脉宽可调的倍频电路及芯片。

背景技术

属于模拟集成电路领域的频率综合器或者时钟发生器中，通常为了提高环路带宽、降低带内噪声的影响以及降低DSM（Δ-Σ调制器）量化噪声的影响，而需要更高频率的晶振频率，但是高输出频率的晶振意味着更高的成本，因此采用二倍频电路以便提高输入的晶振频率，成为常见的一种处理方式。然而，这里将面临一大难点，在确保二倍频输入信号占空比为50%的前提下，也要确保二倍频电路能够输出精确的二倍频信号，即二倍频的输出频谱中的晶振频率的基波和三次谐波成分要足够小，否则会增加系统输出的参考杂散和恶化系统线性度等。

如图1所示，传统的二倍频电路是把处理后的50%占空比的时钟信号经过一个延时模块101后，再与原50%占空比时钟信号进行异或逻辑102处理来得到二倍频时钟信号。但是这种方法没能有效地处理时钟信号的上升沿和下降沿失配的问题，从而极大地影响了二倍频电路输出的频率精度，继而导致系统性能的恶化。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种输出脉宽可调的倍频电路及芯片，其能够有效地处理晶振时钟信号的上升沿和下降沿失配的问题，从而极大地提高倍频电路输出的频率精度。

为实现上述目的，本发明的实施例提供了一种输出脉宽可调的倍频电路，其特征在于，包括：缓冲器、延时可调分频单元以及逻辑电路。

所述缓冲器的输入端用于接收输入信号，所述缓冲器的第一输出端和第二输出端用于输出一组差分时钟信号；所述延时可调分频单元的输入端用于接收倍频电路输出的倍频信号，所述延时可调分频单元的第一输出端和第二输出端用于输出另一组差分时钟信号，所述延时可调分频单元能够对两组差分时钟信号之间的延时时间进行调节；所述逻辑电路的输入端用于接收两组差分时钟信号，所述逻辑电路的输出端基于对两组差分时钟信号的逻辑运算而输出倍频信号。

在本发明的一个或多个实施例中，所述延时可调分频单元包括可调延时缓冲器和分频器，所述可调延时缓冲器的输入端用于接收倍频信号，所述可调延时缓冲器的输出端用于输出延时信号，所述分频器的输入端用于接收延时信号，所述分频器的输出端用于输出一组对应的差分时钟信号。

在本发明的一个或多个实施例中，所述逻辑电路包括第一与非门、第二与非门和第三与非门，所述第一与非门的第一输入端和第二输入端分别用于接收一组差分时钟信号中的一个单端时钟信号和另一组差分时钟信号中的一个单端时钟信号，所述第二与非门的第一输入端和第二输入端分别用于接收一组差分时钟信号中的另一个单端时钟信号和另一组差分时钟信号中的另一个单端时钟信号，所述第三与非门的第一输入端和第二输入端分别与第一与非门的输出端和第二与非门的输出端相连，所述第三与非门的输出端用于输出倍频信号。

在本发明的一个或多个实施例中，所述可调延时缓冲器包括多级级联反相器。

在本发明的一个或多个实施例中，所述分频器为除二分频器。

本发明还公开了一种芯片，包括所述的输出脉宽可调的倍频电路。