[发明专利]一种高深宽比接触孔的制作方法

说明书

本发明提供一种高深宽比接触孔的制作方法，包括：提供衬底，于衬底上形成金属层和层间介质层，层间介质层包括相对设置的第一厚度部与第二厚度部；于层间介质层上形成层叠的氮化硅掩膜层和氮化钛掩膜层，氮化硅掩膜层与第二厚度部的厚度比不大于氮化硅掩膜层与第二厚度部的刻蚀选择比，氮化钛掩膜层与第一厚度部的厚度比不小于氮化钛掩膜层与第一厚度部的刻蚀选择比；图形化掩膜叠层以形成开口；基于图形化的掩膜叠层刻蚀层间介质层以形成通孔。本发明中采用氮化硅掩膜层和氮化钛掩膜层作为阻挡层刻蚀层间介质层，根据刻蚀选择比能够完全消耗氮化硅掩膜层，避免氮化硅残留提高器件电性能；并且无需增加氮化硅研磨液和氮化硅回刻工艺，降低成本。

技术领域

本发明属于集成电路制造领域，涉及一种高深宽比接触孔的制作方法。

背景技术

在集成电路制造工艺中，化学机械研磨（CMP）是化学腐蚀作用和机械去除作用相结合的工艺技术，是半导体制造工艺中唯一可以实现表面全局平坦化的技术。传统的接触孔的制作方法以Ti/TiN为阻挡层刻蚀层间介质层形成通孔后，填充金属钨，然后进行化学机械研磨：第一步采用第一个研磨盘用钨研磨液研磨掉晶圆表面大部分钨，第二步采用第二个研磨盘用钨研磨液研磨掉钨金属及阻挡层并通过终点侦测技术使研磨停止在阻挡层，第三步采用第三研磨盘用阻挡层研磨液研磨掉阻挡层及一部分介电层二氧化硅。但是此工艺不能适用于高深宽比接触孔钨研磨，因为蚀刻要吃出十几微米或者几十微米的超深孔时必须有一层氮化硅硬掩膜层作为阻挡，否则会造成光阻不够挡，目前第三步采用的阻挡层研磨液对于氮化硅研磨率特别低，如图1所示。如果采用第三步研磨工艺直接研磨这种深通孔结构，易造成氮化硅研磨不掉，使得氮化硅残留，造成刮伤严重，也会导致钨残留，会严重影响产品电性。

解决氮化硅层不易研磨去除的方案主要有：一是增加氮化硅的CMP研磨液，但是会增加成本且在氧化硅层和氮化硅层研磨时需要切换研磨液；二是形成通孔后，通过氮化硅刻蚀工艺去除氮化硅，然后于通孔中填充钨再进行研磨，但是在氮化硅刻蚀工艺中刻蚀等离子体会损伤通孔的侧壁和底部形貌；三是形成通孔后，于通孔中填充钨，然后研磨钨且停止于氮化硅层，接着对氮化硅进行回刻（Etch back），再研磨去除凸出于介电氧化硅的钨，此工艺复杂，增加Etch back工艺成本，且来回两次钨CMP工艺成本高昂；四是用较厚的TiN替代氮化硅材料作为硬掩膜材料，但是需要额外增加TiN刻蚀机台，提高制作成本，且刻蚀在吃较厚的TiN时，会形成较多聚合物（Polymer）导致条纹状缺陷，如图2所示。

因此，如何提供一种高深宽比接触孔的制作方法，以简化工艺流程、降低成本且提高器件可靠性，成为本领域技术人员亟待解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高深宽比接触孔的制作方法，用于解决现有技术中制造高深宽比接触孔时工艺复杂、成本高、易损伤通孔形貌及产生缺陷，影响器件可靠性等问题。

为实现上述目的及其他相关目的，本发明提供一种高深宽比接触孔的制作方法，包括以下步骤：

提供一衬底，于所述衬底上形成金属层，于所述金属层上形成层间介质层，其中，所述层间介质层包括自下而上相对设置的第一厚度部与第二厚度部；

于所述层间介质层上形成掩膜叠层，所述掩膜叠层包括自下而上层叠的第一掩膜层和第二掩膜层，所述第二掩膜层包括氮化硅层，所述第一掩膜层包括氮化钛层，其中，所述第二掩膜层与所述第二厚度部的厚度比不大于所述第二掩膜层与所述第二厚度部的刻蚀选择比，所述第一掩膜层与所述第一厚度部的厚度比不小于所述第一掩膜层与所述第一厚度部的刻蚀选择比；

图形化所述掩膜叠层以形成掩膜开口；

基于图形化的所述掩膜叠层刻蚀所述层间介质层以形成通孔，所述通孔显露所述金属层的上表面。

可选地，所述第一掩膜层与所述第一厚度部的厚度比大于所述第一掩膜层与所述第一厚度部的刻蚀选择比，刻蚀所述层间介质层形成所述通孔后，所述层间介质层上方剩余有所述第一掩膜层。