[发明专利]存储结构

说明书

本公开的实施例提供一种存储结构，其包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存和写数据选择电路。读数据控制电路从存储阵列读取第一差分数据对，根据第一差分数据对来生成读取数据对。数据输出缓存存储读取数据对并向输入/输出端口输出读取数据对。数据输入缓存存储经由输入/输出端口输入的写入数据对。写数据选择电路在拷贝信号处于有效电平的情况下，将读取数据对提供给写数据控制电路，以及在拷贝信号处于无效电平的情况下，将写入数据对提供给写数据控制电路。写数据控制电路根据从写数据选择电路接收到的数据对来生成第二差分数据对，将第二差分数据对写入存储阵列。

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及存储结构。

背景技术

动态随机存取存储器(DRAM)存储阵列是由大量的存储单元和检测放大器(SenseAmplifier)构成的。如图1所示，在DRAM存储阵列中，存储单元CELL采用的基本结构是1T1C，其中，1T代表一个晶体管，1C代表1个电容器。每个存储单元能够存储着1Bit的数据。字线WL控制晶体管T的导通与截止。晶体管T连接着存储电容器C_C和位线BL，其主要起开关作用，允许或禁止对存储电容器C_C进行操作。位线BL是外部实现对存储电容器读写操作的接口。检测放大器SA连接位线BL，可以提高存储数据传输的完整性与准确性。存储电容器存在漏电和交叉耦合问题。激活字线WL时，存储单元中的存储电容器C_C和位线BL的负载电容(其电容值由C_BL表示)之间会产生电荷共享，C_BL远大于存储电容器C_C的电容值，存储单元的电荷会发生变化，而且位线BL上会产生较小电压变化。检测放大器SA会将位线BL上的变化转化成逻辑“0”或“1”对应的电压，同时将数据重新加载进存储电容器C_C。

由于检测放大器SA处理的一对位线可来自任何存储单元的电压值，为了确保位线的电压和电容值紧密匹配，位线在路径长度和连接的单元数方面需要紧密匹配。针对该需求，传统DRAM存储阵列架构是8F²折叠位线阵列架构。如图2所示，在8F²折叠位线阵列架构中,检测放大器SA的位线对来自同一个方向，以检测放大器SA为界限，两边字线WL通过数据选择器MUX实现共用检测放大器SA。

发明内容

本文中描述的实施例提供了一种存储结构。

根据本公开的第一方面，提供了一种存储结构。该存储结构包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存、以及写数据选择电路。其中，读数据控制电路被配置为：经由第一差分数据总线和第二差分数据总线从存储阵列读取第一差分数据对，根据第一差分数据对来生成读取数据对，并经由第一读取线和第二读取线二者向数据输出缓存和写数据选择电路二者提供读取数据对。数据输出缓存被配置为：存储读取数据对并向输入/输出端口输出读取数据对。数据输入缓存被配置为：存储经由输入/输出端口输入的写入数据对，并经由第一写入线和第二写入线二者向写数据选择电路提供写入数据对。写数据选择电路被配置为：在拷贝信号处于有效电平的情况下，经由第一节点和第二节点将读取数据对提供给写数据控制电路，以及在拷贝信号处于无效电平的情况下，经由第一节点和第二节点将写入数据对提供给写数据控制电路。写数据控制电路被配置为：根据从写数据选择电路接收到的数据对来生成第二差分数据对，经由第一差分数据总线和第二差分数据总线将第二差分数据对写入存储阵列。