[发明专利]存储结构

权利要求书

1.一种存储结构，包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存、以及写数据选择电路，

其中，所述读数据控制电路被配置为：经由第一差分数据总线和第二差分数据总线从所述存储阵列读取第一差分数据对，根据所述第一差分数据对来生成读取数据对，并经由第一读取线和第二读取线二者向所述数据输出缓存和所述写数据选择电路二者提供所述读取数据对；

所述数据输出缓存被配置为：存储所述读取数据对并向输入/输出端口输出所述读取数据对；

所述数据输入缓存被配置为：存储经由所述输入/输出端口输入的写入数据对，并经由第一写入线和第二写入线二者向所述写数据选择电路提供所述写入数据对；

所述写数据选择电路被配置为：在拷贝信号处于有效电平的情况下，经由第一节点和第二节点将所述读取数据对提供给所述写数据控制电路，以及在所述拷贝信号处于无效电平的情况下，经由所述第一节点和所述第二节点将所述写入数据对提供给所述写数据控制电路；

所述写数据控制电路被配置为：根据从所述写数据选择电路接收到的数据对来生成第二差分数据对，经由所述第一差分数据总线和所述第二差分数据总线将所述第二差分数据对写入所述存储阵列。

2.根据权利要求1所述的存储结构，其中，所述写数据选择电路包括：第一反相器至第六反相器，

其中，所述第一反相器的输入端耦接所述第一写入线，所述第一反相器的输出端耦接所述第一节点，所述第一反相器的第一使能端耦接拷贝命令信号线，所述第一反相器的第二使能端耦接第二反相器的输出端；

所述第二反相器的输入端耦接所述拷贝命令信号线，所述第二反相器的输出端耦接第三反相器的第一使能端；

所述第三反相器的输入端耦接所述第一读取线，所述第三反相器的输出端耦接所述第一节点，所述第三反相器的第二使能端耦接所述拷贝命令信号线；

第四反相器的输入端耦接所述第二写入线，所述第四反相器的输出端耦接所述第二节点，所述第四反相器的第一使能端耦接所述拷贝命令信号线，所述第四反相器的第二使能端耦接第五反相器的输出端；

所述第五反相器的输入端耦接所述拷贝命令信号线，所述第五反相器的输出端耦接所述第六反相器的第一使能端；

所述第六反相器的输入端耦接所述第二读取线，所述第六反相器的第二使能端耦接所述拷贝命令信号线，所述第六反相器的输出端耦接所述第二节点。

3.根据权利要求1所述的存储结构，其中，所述写数据控制电路包括：写数据传输电路、以及第一预充电控制电路，

其中，写数据传输电路包括：第七反相器、第八反相器、第一晶体管至第四晶体管，

其中，所述第七反相器的输入端耦接所述第一节点，所述第七反相器的输出端耦接所述第四晶体管的控制极；

所述第八反相器的输入端耦接所述第二节点，所述第八反相器的输出端耦接第三晶体管的控制极；

所述第一晶体管的控制极耦接所述第一节点，所述第一晶体管的第一极耦接所述第一差分数据总线，所述第一晶体管的第二极耦接第一电压端；

第二晶体管的控制极耦接所述第二节点，所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第二差分数据总线；

所述第三晶体管的第一极耦接第二电压端，所述第三晶体管的第二极耦接所述第一差分数据总线；

所述第四晶体管的第一极耦接所述第二差分数据总线，所述第四晶体管的第二极耦接所述第二电压端；

其中，所述第一预充电控制电路包括：第五晶体管至第七晶体管；

其中，所述第五晶体管的控制极耦接第六晶体管的控制极和第一预充电信号线，所述第五晶体管的第一极耦接所述第一电压端，所述第五晶体管的第二极耦接所述第一差分数据总线；

所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接所述第二差分数据总线；

所述第七晶体管的控制极耦接所述第一预充电信号线，所述第七晶体管的第一极耦接所述第一差分数据总线，所述第七晶体管的第二极耦接所述第二差分数据总线。