[发明专利]一种栅对准选区JFET注入的VDMOSFET器件及其制备方法

说明书

本发明公开了一种栅对准选区JFET注入的VDMOSFET器件及其制备方法，该方法包括：在N+衬底上外延形成N‑漂移区，在N‑漂移区上淀积SiO₂层；在SiO₂层上使用预设的多晶硅栅的掩膜版形成反转胶图形；刻蚀反转胶图形之间的SiO₂层形成凹槽；在SiO₂层上表面及凹槽中进行离子注入以在凹槽下方形成JFET区；在N‑漂移区上方依次形成SiO₂栅氧化层和多晶硅栅；利用多晶硅栅进行自对准离子注入，以在JFET区两侧分别形成一个P阱，在每个P阱上表面进行离子注入及退火推结，形成N+源区；在SiO₂栅氧化层和多晶硅栅上淀积形成层间介质，并在整个器件的上表面形成源极；在N+衬底背面形成漏极。本发明提高了P阱处纵向PN结的承压能力同时有效减小JFET电阻进而提高了VDMOSFET器件导通性和功率优值。

技术领域

本发明属于微电子领域，涉及一种栅对准选区JFET注入的VDMOSFET器件及其制备方法。

背景技术

垂直双扩散金属氧化物半导体场效应晶体管(VDMOSFET，Vertical Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor)具有输入阻抗高、无二次击穿、驱动电路简单、开关损耗低、电流自调节能力良好以及安全工作电压范围大等一系列优点，大量应用于电源设备、电子开关、电子镇流器等各种高压分立器件和高压功率集成电路中。

VDMOSFET器件结构中，位于双侧对称P阱之间的结型场效应晶体管(JFET，Junction Field-Effect Transistor)区较窄，使得VDMOSFET器件导通电阻增强。因此，减小JFET电阻可以有效改善VDMOSFET器件的导通性。减小JFET电阻的一般方法是在低掺杂的N-漂移区上表面通过全局离子注入以及热扩散形成高掺杂浓度的JFET区，这个高掺杂浓度的JFET区可以降低JFET的电阻。然而，这种全局定义的高掺杂浓度JFET区同样位于P阱下方，导致P阱处纵向PN结承压能力下降，进而降低了VDMOSFET器件的耐压特性。并且，根据VDMOSFET器件导通时的漂移区电流分布路径，P阱下方的高掺杂浓度JFET区并不会对器件的导通特性产生促进作用。因此，VDMOSFET器件耐压特性的退化使得VDMOSFET的功率优值下降。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种栅对准选区JFET注入的VDMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

在本发明的第一方面，提供了一种栅对准选区JFET注入的VDMOSFET器件的制备方法，包括：

在N+衬底上外延形成N-漂移区，在所述N-漂移区上淀积SiO₂层；

在所述SiO₂层上使用预设的多晶硅栅的掩膜版形成反转胶图形；

刻蚀所述反转胶图形之间的所述SiO₂层，形成凹槽；

在所述SiO₂层上表面及所述凹槽中进行离子注入以在所述凹槽下方形成JFET区；

在所述N-漂移区上方依次形成SiO₂栅氧化层和多晶硅栅；

利用所述多晶硅栅进行自对准离子注入，并退火推结，以在所述JFET区两侧分别形成一个P阱，在每个P阱上表面进行离子注入及退火推结，形成N+源区；

在所述SiO₂栅氧化层和多晶硅栅上淀积形成层间介质，以覆盖所述SiO₂栅氧化层以及所述多晶硅栅的上表面和侧面，并在整个器件的上表面形成源极；

在所述N+衬底背面形成漏极。