[发明专利]用于定位集成电路芯片内的开路点的方法及装置

说明书

本公开的实施例提供一种用于定位集成电路芯片内的开路点的方法和装置。在该方法中，去除集成电路芯片的封装顶层的至少一部分塑封料，以暴露集成电路芯片内部的目标打线。其中，目标打线对应集成电路芯片的开路管脚。在集成电路芯片的被去除塑封料的表面上形成导电层。导电层覆盖目标打线的被暴露的部分。测量导电层与开路管脚之间的电气特性。如果导电层与开路管脚之间发生短路，则确定开路点位于目标打线与集成电路芯片的晶圆芯片之间的第一键合点处或者晶圆芯片处。如果导电层与开路管脚之间发生开路，则确定开路点位于目标打线与开路管脚之间的第二键合点处。

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及用于定位集成电路芯片内的开路点的方法及装置。

背景技术

如果集成电路芯片的某个管脚发生高阻失效的情况，那么表示该集成电路芯片内与该管脚对应的回路出现了开路点(高阻节点)。图1示出了一种集成电路芯片的示例性示意图。集成电路芯片内的打线21的一端与晶圆芯片6在第一键合点4处被键合在一起。打线21的另一端与管脚31在第二键合点7处被键合在一起。晶圆芯片6位于基岛5之上。当管脚31发生高阻失效的情况时，可能第一键合点4处发生开路，也可能第二键合点7处发生开路。由于第一键合点4和第二键合点7都被塑封料1包裹，因此无法直接检测二者中的哪一者发生开路。塑封料1构成集成电路芯片的封装。

发明内容

本文中描述的实施例提供了一种用于定位集成电路芯片内的开路点的方法、装置以及存储有计算机程序的计算机可读存储介质。

根据本公开的第一方面，提供了一种用于定位集成电路芯片内的开路点的方法。在该方法中，去除集成电路芯片的封装顶层的至少一部分塑封料，以暴露集成电路芯片内部的目标打线。其中，目标打线对应集成电路芯片的开路管脚。在集成电路芯片的被去除塑封料的表面上形成导电层。导电层覆盖目标打线的被暴露的部分。测量导电层与开路管脚之间的电气特性。如果导电层与开路管脚之间发生短路，则确定开路点位于目标打线与集成电路芯片的晶圆芯片之间的第一键合点处或者晶圆芯片处。如果导电层与开路管脚之间发生开路，则确定开路点位于目标打线与开路管脚之间的第二键合点处。

在本公开的一些实施例中，在去除集成电路芯片的封装顶层的至少一部分塑封料的步骤中，采用物理研磨方式来去除集成电路芯片的封装顶层的至少一部分塑封料。

在本公开的一些实施例中，在采用物理研磨方式来去除集成电路芯片的封装顶层的至少一部分塑封料的步骤中，采用粗砂纸来进行物理研磨以去除集成电路芯片的封装顶层的至少一部分塑封料。

在本公开的一些实施例中，在去除集成电路芯片的封装顶层的至少一部分塑封料的步骤中，沿着平行于集成电路芯片的封装顶层的方向去除集成电路芯片的封装顶层的塑封料，以暴露集成电路芯片内部的全部打线。

在本公开的一些实施例中，至少一部分塑封料的深度范围包括：从目标打线的顶点到第一键合点和第二键合点中的更浅的一者处。

在本公开的一些实施例中，集成电路芯片的被去除塑封料的表面是不平坦的。

在本公开的一些实施例中，在集成电路芯片的被去除塑封料的表面上形成导电层包括：在集成电路芯片的被去除塑封料的表面上涂覆导电胶或者粘贴导电胶带。

在本公开的一些实施例中，在集成电路芯片包括多个开路管脚的情况下，与多个开路管脚相对应的目标打线被一次暴露。