[发明专利]存储器装置布局

说明书

本申请涉及存储器装置布局。一种存储器装置包含存储器分区。所述存储器分区包含：存储器区，其包括耦合到所述存储器区的字线的存储器元件；感测放大器区，其包括耦合到所述存储器元件以感测所述存储器元件的数据状态的感测放大器；子字线区，其耦合到所述存储器区的所述字线；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处。所述微隙包含第一多个晶体管，所述第一多个晶体管在至少一个方向上跨所述微隙区具有与所述感测放大器区的第二多个晶体管连续的布局。

技术领域

本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及存储器布局技术和装置。

背景技术

例如动态随机存取存储器(DRAM)的半导体存储器装置可将数据作为位存储在使用电容器和晶体管实施的存储器单元中。举例来说，电容器的电荷状态(例如，充电或放电)可确定存储器单元将“1”还是“0”存储为二进制值。可将大量存储器单元连同额外逻辑一起封入半导体存储器装置中，所述额外逻辑例如使得能够将数据读取到存储器单元、写入来自存储器单元的数据和刷新存储器单元中的数据。

然而，随着存储器单元的密度增大，可供用于存储器装置的存取中利用的额外逻辑的可用区域减小。出于这种考虑，期望提供允许存储器密度增加同时仍允许存在存取逻辑的布局和/或电路系统。本公开的实施例可针对于上文所阐述的一或多个问题。

发明内容

本公开的一方面提供一种存储器装置，其包括：所述存储器装置的存储器分区，其中所述存储器分区包括：存储器区，其包括耦合到所述存储器区的字线的存储器元件；感测放大器区，其包括感测放大器，所述感测放大器耦合到所述存储器元件以感测所述存储器元件的数据状态；子字线区，其耦合到所述存储器区的所述字线；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处，其中所述微隙区包括：第一多个晶体管，其在至少一个方向上跨所述微隙区具有与所述感测放大器区的第二多个晶体管连续的布局。

本公开的另一方面提供一种装置，其包括：感测放大器区，其包括感测放大器，所述感测放大器耦合到存储器元件以感测所述存储器元件的数据状态；子字线区，其经由存取所述存储器元件的字线耦合到所述存储器元件；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处，其中所述微隙区包括：具有第一组物理特性的第一多个晶体管，其中所述第一组物理特性存在于所述感测放大器区的第二多个晶体管中；以及具有第二组物理特性的第三多个晶体管，其中所述第二组物理特性存在于所述感测放大器区的第四多个晶体管中。

本公开的另一方面提供一种方法，其包括：在存储器装置的感测放大器区的第一部分中配置具有第一组物理特性的第一多个晶体管；以及在所述存储器装置的微隙区的第二部分中配置具有所述第一组物理特性的第二组晶体管，其中所述微隙区的所述第二部分在某一方向上紧邻所述感测放大器区的所述第一部分安置，其中所述微隙区安置于所述存储器装置的所述感测放大器区与子字线区的相交处。

附图说明

图1是根据本公开的实施例的说明存储器装置的某些特征的简化框图；

图2是根据本公开的实施例的图1的存储器装置的存储器分区的一部分的框图；

图3是根据本公开的实施例的图2的感测放大器区的一部分的示意图；

图4是根据本公开的实施例的图2的存储器分区的部分的电路图；

图5是根据本公开的实施例的图1的存储器分区的一部分的第二实施例的电路图；以及

图6是根据本公开的实施例的说明图5的存储器分区的部分的感测放大器区和微隙区的一部分的示意图。

具体实施方式