[发明专利]一种电路设计的分割方法及装置

权利要求书

1.一种电路设计的分割方法，其特征在于，所述方法包括：

根据所述电路设计对应的设计文件获取电路设计信息，所述电路设计信息包括节点互联信息、时延约束信息以及每个节点的内部时延，其中，所述节点互联信息包括节点之间的连接关系以及节点之间连线的时延值，所述节点的内部时延为信号从节点输入端口到输出端口的时延值，所述时延约束信息包括节点之间的时延值上限；

计算每个节点的到达时间，其中所述每个节点的到达时间为从起始节点到本节点的最大时延；

确定关键路径，其中所述关键路径为起点是起始节点、终点是结束节点的路径，且所述关键路径的路径时延值等于所述结束节点的到达时间；

根据所述时延约束信息，按照预设策略提高所述关键路径上每条连线的权重值，其中连线的权重值与分割时连线被切断的概率反相关；

将所述电路设计转化为拓扑图并确定每个节点的层级，其中起始节点为第1层；

移除跨层连线，其中所述跨层连线所连接的两个节点的层级之差大于预设值；

将经以上处理后的所述电路设计按照预设流程进行分割。

2.根据权利要求1所述的方法，其特征在于，在计算每个节点的到达时间之前，所述方法还包括：

判断所述电路设计中是否存在环形路径；

若存在环形路径，则将环形路径从触发器器件的数据端切开。

3.根据权利要求1所述的方法，其特征在于，获取每个节点的内部时延，包括：

若本节点为组合逻辑，则将本节点内部所有路径的时延值中的最大值作为本节点的内部时延；

若本节点为时序逻辑，则将本节点所在时钟域的周期作为本节点的内部时延。

4.根据权利要求1所述的方法，其特征在于，计算每个节点的到达时间，包括：

计算从起始节点到本节点的每条路径的路径时延值；

选择最大的路径时延值作为本节点的到达时间。

5.根据权利要求4所述的方法，其特征在于，所述电路设计信息中还包括预分配信息，所述预分配信息用于指示出预分配节点，所述预分配节点为分割前已预先绑定到FPGA板上的节点；

计算从起始节点到本节点的每条路径的路径时延值，还包括：

当路径上包含了预分配节点时，所述路径时延值还要加上相应数量的组时延，其中所述组时延为FPGA之间互联线传递信号的时延。

6.根据权利要求1所述的方法，其特征在于，所述电路设计信息中还包括预分配信息，所述预分配信息用于指示出预分配节点，所述预分配节点为分割前已预先绑定到FPGA板上的节点；

在确定关键路径之前，所述方法还包括：

判断是否存在待合并节点，其中所述待合并节点与同一块FPGA上的多个预分配节点相连；如果存在所述待合并节点，则将所述待合并节点也绑定到所述同一块FPGA上；

将起始节点绑定至与之最邻近的预分配节点所在的FPGA上，将结束节点绑定至与之最邻近的预分配节点所在的FPGA上，其中所述最邻近是指间隔的节点数量最少。

7.根据权利要求1所述的方法，其特征在于，提高所述关键路径上每条连线的权重值之前，所述方法还包括：

根据节点的到达时间，判断所述时延约束信息中节点之间的时延值上限是否小于节点之间到达时间的差值，若小于所述差值则退出所述方法。

8.根据权利要求1所述的方法，其特征在于，所述预设策略包括：

根据所述关键路径两端节点之间的时延值上限、所述两端节点的到达时间之差以及组时延，确定所述关键路径允许被切割的最多次数，其中所述组时延为FPGA之间互联线传递信号的时延；

根据所述最多次数及所述关键路径所包含的连线条数，确定所述关键路径中每条连线被切割的概率，根据所述概率提高每条连线的权重值。