[发明专利]一种电路设计的分割方法及装置

说明书

本申请提供了一种电路设计的分割方法及装置，在对电路设计进行分割之前，增加了预处理的步骤，包括：先计算每个节点的到达时间，然后确定关键路径，再基于时延约束信息提高关键路径上每条连线的权重值；同时，将电路设计转化为拓扑图并确定每个节点的层级，然后移除层级之差过大的跨层连线。通过以上分割前的预处理，对时延较大的路径中的连线及容易造成同一条路径被反复切割的连线赋予更高的权重值或者将其删除以防止被切割，从而使接下来进行电路分割时可以尽量避免切割时延较大的路径和尽量避免反复切割同一条路径，进而可以有效减轻甚至消除因切割不当而带来的电路整体时延增大的问题，使得系统的运行速率得到明显的提升。

技术领域

本申请涉及集成电路等技术领域，尤其涉及一种电路设计的分割方法及装置。

背景技术

在芯片投产之前，通常会使用基于FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）的原型验证系统对芯片的设计进行逻辑验证。随着技术的飞速发展，芯片的集成度与复杂度一直在不断提升，为了解决芯片设计规模与单块FPGA逻辑规模之间的矛盾，可以将多块 FPGA通过互联线相互连接，组网成一个系统，从而能够用于加载和验证整个芯片设计。在这种场景下，就需要对芯片等大型电路设计进行分割（或者说是分区）处理。

发明人在实现本申请方案的过程中发现，FPGA之间传递信号的时延远大于FPGA内部传递信号的时延，因此对芯片等电路设计进行分割后，常常会引入许多原有设计中并不存在的新问题。如何分割才能更高效、准确的反映原有设计的功能，是行业一直面临的挑战。

现有技术中在对芯片设计进行分割时，往往未考虑整个路径的时延，例如可能会出现使原本时延最长的路径的时延更长，从而导致整个系统时延更长等状况，使得整体系统频率降低，进而降低了系统的性能。

发明内容

本申请提供一种电路设计的分割方法及装置，以解决因分割不当而导致电路系统整体时延增大的技术问题。

根据本申请实施例的第一方面，提供一种电路设计的分割方法，所述方法包括：

根据所述电路设计对应的设计文件获取电路设计信息，所述电路设计信息包括节点互联信息、时延约束信息以及每个节点的内部时延，其中，所述节点互联信息包括节点之间的连接关系以及节点之间连线的时延值，所述节点的内部时延为信号从节点输入端口到输出端口的时延值，所述时延约束信息包括节点之间的时延值上限；

计算每个节点的到达时间，其中所述每个节点的到达时间为从起始节点到本节点的最大时延；

确定关键路径，其中所述关键路径为起点是起始节点、终点是结束节点的路径，且所述关键路径的路径时延值等于所述结束节点的到达时间；

根据所述时延约束信息，按照预设策略提高所述关键路径上每条连线的权重值，其中连线的权重值与分割时连线被切断的概率反相关；

将所述电路设计转化为拓扑图并确定每个节点的层级，其中起始节点为第1层；

移除跨层连线，其中所述跨层连线所连接的两个节点的层级之差大于预设值；

将经以上处理后的所述电路设计按照预设流程进行分割。

可选的，在计算每个节点的到达时间之前，所述方法还包括：

判断所述电路设计中是否存在环形路径；

若存在环形路径，则将环形路径从触发器器件的数据端切开。

可选的，获取每个节点的内部时延，包括：

若本节点为组合逻辑，则将本节点内部所有路径的时延值中的最大值作为本节点的内部时延；

若本节点为时序逻辑，则将本节点所在时钟域的周期作为本节点的内部时延。

可选的，计算每个节点的到达时间，包括：

计算从起始节点到本节点的每条路径的路径时延值；

选择最大的路径时延值作为本节点的到达时间。