[发明专利]半导体器件结构及其形成方法

说明书

提供了半导体器件结构和形成半导体器件结构的方法。该方法包括在衬底上方形成牺牲基层以及在牺牲基层上方形成半导体堆叠件。半导体堆叠件具有位于牺牲基层上方的第一半导体层、位于第一半导体层上方的牺牲层和位于牺牲层上方的第二半导体层；在形成外延源极/漏极结构之前，去除牺牲基层，以在衬底和第一半导体层之间形成间隙；以及在间隙中形成含金属的多层介电结构。

技术领域

本发明的实施例涉及半导体器件结构及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步已经产生了多代IC。每一代具有比上一代更小且更复杂的电路。

在IC演进过程中，功能密度(即每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

这些进步已经增加了处理和制造IC的复杂性。由于部件尺寸持续减小，制造工艺不断变得更加难以执行。因此，以越来越小的尺寸形成可靠的半导体器件是一个挑战。

发明内容

本发明的一些实施例提供了一种半导体器件结构，包括：多个沟道结构，位于衬底上方；栅极堆叠件，环绕多个沟道结构；以及隔离结构，位于多个沟道结构中的一个底部沟道结构和衬底之间，其中，隔离结构具有第一含金属介电层和第二含金属介电层，并且隔离结构具有位于第一含金属介电层和第二含金属介电层之间的中间介电层。

本发明的另一些实施例提供了一种形成半导体器件结构的方法，包括：在衬底上方形成鳍结构，其中，鳍结构具有衬底部分、位于衬底部分上方的牺牲基层、以及位于牺牲基层上方的多个牺牲层和多个半导体层，其中，多个牺牲层和多个半导体层具有交替的配置；形成包裹鳍结构的部分的栅极堆叠件；去除牺牲基层以在衬底部分和多个半导体层中的一个底部半导体层之间形成凹槽；在由凹槽暴露的衬底部分上方形成第一介电层，并且在由凹槽暴露的多个半导体层的一个底部半导体层上方形成第二介电层；以及在第一介电层和第二介电层之间形成中间介电层。

本发明的又一些实施例提供了一种形成半导体器件结构的方法，包括：在衬底上方形成牺牲基层；在牺牲基层上方形成半导体堆叠件，其中，半导体堆叠件具有位于牺牲基层上方的第一半导体层、位于第一半导体层上方的牺牲层和位于牺牲层上方的第二半导体层；在形成外延源极/漏极结构之前，去除牺牲基层，以在衬底和第一半导体层之间形成间隙；以及在间隙中形成含金属的多层介电结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的俯视图。

图2A至图2L是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

图3A至图3P是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

图4A至图4I是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

图5A至图5C是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

图6A至图6D是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

图7A至图7C是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

图8A至图8C是根据一些实施例的用于形成半导体器件结构的部分的工艺的各个阶段的截面图。

具体实施方式