[发明专利]微处理器中的控制器及其进行的方法

说明书

本发明提供微处理器中的控制器及其进行的方法。在一个实施例中，一种微处理器中的控制器，所述控制器被配置为管理对动态随机存取存储器(DRAM)的访问，所述控制器包括：第一表，其被配置为针对多个第一存储器区域跟踪已被写入零的高速缓存线；以及第二表，其被配置为跟踪多个第二存储器区域的已被写入零的高速缓存线，其中多个第二存储器区域中的各个第二存储器区域包括多个第一存储器区域的组，其中所述组内的多个第一存储器区域中的各个第一存储器区域内的所有高速缓存线已被写入零。

技术领域

本发明一般涉及存储器管理，特别涉及管理微处理器和系统存储器之间的访问。

背景技术

大多数现代计算机系统包括进行执行软件程序所需的计算的微处理器。计算机系统还包括连接到微处理器(或在微处理器内部)的其他装置，诸如存储器等。存储器存储由微处理器执行的软件程序指令。存储器还存储由程序指令操纵以实现程序的期望功能的数据。

计算机系统中的在微处理器外部(或在处理器核外部)的装置(诸如存储器等)通过处理器总线直接或间接地连接到微处理器(或核)。处理器总线包括使微处理器能够以相对大的组块(chunk)传送数据的信号集合。当微处理器执行对存储器中存储的数据进行计算的程序指令时，微处理器使用处理器总线将数据从存储器提取到微处理器中。类似地，微处理器使用处理器总线将计算结果写回到存储器。

从存储器提取数据或将数据写入存储器所需的时间比微处理器对数据进行计算所需的时间长许多倍。因此，微处理器低效率地等待空闲以从存储器中提取出数据。为了减少这个问题，现代微处理器包括至少一个高速缓冲存储器。高速缓冲存储器或高速缓存是微处理器(或处理器核)内部的存储器，其通常比系统存储器小得多，并且其存储系统存储器中的数据的子集。当微处理器执行引用数据的指令时，微处理器检查以查看数据是否存在于高速缓存中以及是否是有效的。如果是，则因为数据已经存在于高速缓存中，因此与必须从系统存储器检索数据相比，可以更快地执行指令。也就是说，当使用处理器总线将数据从存储器提取到高速缓存时，微处理器不必等待。微处理器检测出数据存在于高速缓存中并且有效的状况通常被称为高速缓存命中。所引用的数据不存在于高速缓存中的状况通常被称为高速缓存未命中。当所引用的数据已经在高速缓冲存储器中时，通过避免从外部存储器检索数据所需的额外时钟周期，实现了显著的时间节省。

在一些微处理器中，高速缓存实际上由多个高速缓存组成。多个高速缓存被布置在多个级别的层级中。例如，微处理器可以具有两个高速缓存，称为第一级(L1)高速缓存和第二级(L2)高速缓存。L1高速缓存比L2高速缓存更靠近微处理器的计算元件。也就是说，L1高速缓存能够比L2高速缓存更快地向计算元件提供数据。L2高速缓存通常比L1高速缓存更大并且具有更多的存储资源。一些微处理器可以具有第三高速缓存(L3)，其可以大于L2高速缓存。L3高速缓存有时被称为末级高速缓存(LLC)，并且是可由微处理器的所有核完全访问和利用的共用高速缓存。尽管高速缓存层级结构在减少与对存储器的访问相关联的数据延迟方面是有用的，但是需要其他措施来减少存储器访问。

一个用于减少存储器访问的技术必须处理零值数据。并非所有数据都以均匀的规律性出现，并且实际上，零是常见的。例如，操作系统在对应用程序进行第一次分配时将整个页清零。与非零写入相比，具有零写入是相对常见的。然而，向系统存储器(在下文中，也称为动态随机存取存储器或DRAM)发送写入请求或读取请求是高成本的，特别是因为对DRAM的物理读取或写入耗费电力。规避或减轻对零值数据的这样的写入或读取，使得能够减少DRAM访问带宽、功耗以及减少从DRAM进行读取的延迟成本。此外，一旦数据存储在DRAM中，就需要定期刷新任意给定的存储单元处的电流值(例如，因为DRAM单元包括晶体管和电容器，其中电容器泄漏电荷)。对于零值单元，可以实现刷新优化以选择性地刷新DRAM的零值的部分，这也节省了电力。简而言之，对DRAM的物理读取或写入耗费电力。