[发明专利]半导体存储装置

说明书

实施方式提供一种能够实现高集成化的半导体存储装置。实施方式的半导体存储装置，具备基板、布线层区域、层叠体、半导体主体、存储部及柱状部。所述层叠体具有面对所述布线层区域的端部来作为所述第1方向的端部。所述柱状部具有位于所述层叠体的所述端部的第1部分和位于比所述第1部分靠近所述基板的位置的第2部分，与所述第1方向交叉的第2方向上的所述第2部分的中心，相对于所述第2方向上的所述第1部分的中心，在所述第2方向上偏离。

本申请享受以日本专利申请2021-131302号(申请日：2021年8月11 日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的 全部内容。

技术领域

实施方式涉及半导体存储装置。

背景技术

已知有一种3维存储器件，具有多个导电层与多个绝缘层层叠而成的 层叠体、和在厚度方向上将层叠体贯通的多个柱状部。

发明内容

发明要解决的课题在于，提供能够实现高集成化的半导体存储装置。

实施方式的半导体存储装置，具备基板、布线层区域、层叠体、半导 体主体、存储部、柱状部和绝缘部。所述布线层区域设置于所述基板上。 所述层叠体设置于所述布线层区域上，通过在作为所述基板的厚度方向的 第1方向上多个导电层和多个绝缘层一层一层地交替层叠而成。所述柱状 部具有在所述第1方向上延伸的半导体主体和设置于所述半导体主体与所 述多个导电层的各个导电层之间的存储部，将所述层叠体贯通而连接于所 述布线层区域。所述层叠体具有面对所述布线层区域的端部来作为所述第 1方向的端部。所述柱状部具有位于所述层叠体的所述端部的第1部分和 位于比所述第1部分靠近所述基板的位置的第2部分。与所述第1方向交 叉的第2方向上的所述第2部分的中心，相对于所述第2方向上的所述第1部分的中心，在所述第2方向上偏离。

附图说明

图1是示出第1实施方式的半导体存储装置的示意俯视图。

图2是示出第1实施方式的半导体存储装置的单元阵列区域的示意俯 视图。

图3是示出第1实施方式的单元阵列区域的示意立体图。

图4是包含图2所示的层叠体和柱状部的A-A’剖视图。

图5是图4中的柱状部的局部放大剖视图。

图6是图5所示的层叠体和柱状部的D-D’剖视图。

图7是示出图4所示的层叠体、柱状部和布线层区域的一例的局部剖 视图。

图8是示出图4所示的层叠体、柱状部和布线层区域的另一例的局部 剖视图。

图9是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图10是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图11是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图12是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图13是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图14是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图15是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图16是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图17是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图18是示出第1实施方式的一例构造的制造方法的一部分的剖视图。