[发明专利]瞬时电压抑制装置

说明书

本发明公开一种瞬时电压抑制装置，其包括至少一个P型轻掺杂结构与至少一个静电放电结构。静电放电结构包括一N型轻掺杂阱区、一N型阱区、一第一P型重掺杂区与一第一N型重掺杂区。N型轻掺杂阱区位于P型轻掺杂结构中，N型阱区位于N型轻掺杂阱区中，N型轻掺杂阱区的掺杂浓度小于N型阱区的掺杂浓度。第一P型重掺杂区位于N型阱区中，第一N型重掺杂区位于P型轻掺杂结构中。

技术领域

本发明涉及一种抑制装置，且特别涉及一种瞬时电压抑制装置。

背景技术

静电放电(ESD)伤害成为采用纳米级互补式金氧半制程的互补式金氧半集成电路产品的主要可靠性问题。静电放电保护装置一般设计为释放静电放电能量，从而防止集成电路芯片受到ESD伤害。

静电放电保护装置的工作原理如图1所示。在图1中，静电放电保护装置1与集成电路芯片上的保护电路2并联。当静电放电事件发生时，静电放电保护装置1将立即被触发。如此一来，静电放电保护装置1就可以提供一个极低电阻的路径来释放瞬时静电放电电流，从而使瞬时静电放电电流的能量可以被静电放电保护装置1释放。图2为现有技术的硅控整流器的结构剖视图。请参阅图2，硅控整流器3包括一P型基板30、一N型阱区31、一N型重掺杂区32、一P型重掺杂区33、一N型重掺杂区34、一P型重掺杂区35、一第一接脚36与一第二接脚37。N型阱区31位于P型基板30中，N型重掺杂区32与P型重掺杂区33位于N型阱区31中，N型重掺杂区34与P型重掺杂区35位于P型基板30中。N型重掺杂区32与P型重掺杂区33耦接第一接脚36，N型重掺杂区34与P型重掺杂区35耦接第二接脚37。当正静电放电电压施加在第一接脚36，且第二接脚37接地时，静电放电电流从第一接脚36经由P型重掺杂区33、N型阱区31、P型基板30与N型重掺杂区34流向第二接脚37。为了增加硅控整流器3的握持电压，需增加N型阱区31的掺杂浓度。然而，N型阱区31的高掺杂浓度将增加N型阱区31与P型基板30之间的接面电容。此外，静电放电电流沿着P型基板30的表面流动，以降低硅控整流器3的静电放电耐受度。

因此，本发明在针对上述的困扰，提出一种瞬时电压抑制装置，以解决现有技术所产生的问题。

发明内容

本发明的目的在于提供一种瞬时电压抑制装置，其增加握持电压，并具有低电容量。

在本发明的一实施例中，提供一种瞬时电压抑制装置，其包括至少一个P型轻掺杂结构与至少一个静电放电结构。静电放电结构设于P型轻掺杂结构中。静电放电结构包括一N型轻掺杂阱区、一N型阱区、一第一P型重掺杂区与一第一N型重掺杂区。N型轻掺杂阱区设于P型轻掺杂结构中，N型阱区设于N型轻掺杂阱区中，其中N型轻掺杂阱区的掺杂浓度小于N型阱区的掺杂浓度。第一P型重掺杂区设于N型阱区中，第一N型重掺杂区设于P型轻掺杂结构中。

在本发明的一实施例中，第一P型重掺杂区与N型轻掺杂阱区耦接一第一接脚，第一N型重掺杂区与P型轻掺杂结构耦接一第二接脚。

在本发明的一实施例中，静电放电结构还包括一第二N型重掺杂区与一第二P型重掺杂区。第二N型重掺杂区设于N型轻掺杂阱区中，其中第一P型重掺杂区位于第二N型重掺杂区与第一N型重掺杂区之间，N型轻掺杂阱区通过第二N型重掺杂区耦接第一接脚。第二P型重掺杂区设于P型轻掺杂结构中，其中P型轻掺杂结构通过第二P型重掺杂区耦接第二接脚。

在本发明的一实施例中，静电放电结构还包括一第三N型重掺杂区，其设于N型轻掺杂阱区中，并位于第一P型重掺杂区与第一N型重掺杂区之间，其中第三N型重掺杂区为电性浮接。

在本发明的一实施例中，静电放电结构还包括一P型阱区，其设于P型轻掺杂结构中，其中P型阱区的掺杂浓度大于P型轻掺杂结构的掺杂浓度，第一N型重掺杂区与第二P型重掺杂区设于P型阱区中，P型轻掺杂结构通过第二P型重掺杂区与P型阱区耦接第二接脚。

在本发明的一实施例中，第二N型重掺杂区环绕N型阱区与第一P型重掺杂区。