[发明专利]一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法

说明书

本发明公开一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，属于MOSFET制造领域。提供衬底和其表面的外延层，在外延层中刻蚀出沟槽；在沟槽中填满介质层，对介质层进行刻蚀保留底部介质层；在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构；利用CVD进行介质层填充，介质层填充包围梯柱结构的多晶硅；刻蚀掉沟槽上部分介质层，保持梯柱状多晶硅上方有一定厚度的介质；通过热氧化形成顶部栅极氧化层，然后沉积栅极多晶硅，将顶部栅极多晶硅中间部分刻蚀掉，使顶部栅极多晶硅形成分离的两部分；最后通过常规屏蔽栅沟槽型MOSFET工艺，形成降低栅电荷的屏蔽栅沟槽型MOSFET的器件结构。本发明降低了顶部栅极与底部屏蔽栅之间的交叠电容，减小栅极电荷Qg。

技术领域

本发明涉及MOSFET制造技术领域，特别涉及一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法。

背景技术

随着技术的发展，硅的沟槽刻蚀工艺不断取得进步，沟槽型MOSFET受到越来越广泛的关注，因没有JFET电阻，且元胞密度可以随着工艺特征尺寸的降低而增大，其在中低压功率MOSFET领域中逐步取得主导地位。

对于理想的功率器件来说，除了具有较高的击穿电压和较低的导通电阻之外，还应具有较低的开关损耗。沟槽型MOSFET由于将栅延伸入衬底深处以实现对漂移区的辅助耗尽，虽然可以获得更好的击穿电压和导通电阻的折中，但却引入了较大的栅漏电容Cgd，如图1所示，从而影响器件的开关性能，限制了功率MOSFET的发展。

Baliga又提出了一种被称为沟槽里有源极的电荷耦合MOSFET的替代结构，其也可以称为屏蔽栅沟槽型MOSFET，(Shield Gate Trench MOSFET，SGT MOSFET)，如图2所示，其屏蔽栅与源极相连，能通过将沟槽型MOSFET的部分栅漏电容变换成栅源电容而使其值降低，致使栅漏电荷下降，如图2所示。这种屏蔽栅沟槽型MOSFET降低栅漏电容的同时，也增加了栅源电容Cgs，总体栅电荷并未有显著的降低。

发明内容

本发明的目的在于提供一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，包括：

提供衬底和其表面的外延层，在所述外延层中刻蚀出沟槽；

在所述沟槽中填满介质层，对介质层进行刻蚀保留底部较厚介质层；

在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构；

利用CVD进行介质层填充，介质层填充包围梯柱结构的多晶硅；

刻蚀掉沟槽上部分介质层，保持梯柱状多晶硅上方有一定厚度的介质；

通过热氧化形成顶部栅极氧化层，然后沉积栅极多晶硅，将顶部栅极多晶硅中间部分刻蚀掉，使顶部栅极多晶硅形成分离的两部分；

最后通过常规屏蔽栅沟槽型MOSFET工艺，形成降低栅电荷的屏蔽栅沟槽型MOSFET的P型体区掺杂、源极N型掺杂、金属接触器件结构。

在一种实施方式中，利用第一张刻蚀沟槽的光罩在所述外延层中刻蚀出沟槽。

在一种实施方式中，在所述沟槽中填满介质层，对介质层进行刻蚀保留底部较厚的介质层包括：

利用CVD的方式在沟槽中填充介质层；

复用第一张刻蚀沟槽的光罩刻蚀去除沟槽上部及侧壁的介质层，保留沟槽底部较厚的介质层。

在一种实施方式中，所述沟槽底部较厚的介质层厚度为100nm～1um。

在一种实施方式中，在对介质层进行刻蚀保留底部介质层之后，所述方法还包括：进行热氧化，在沟槽的侧壁形成保护氧化层。