[发明专利]一种基于PN结的结型栅增强型GaN器件

说明书

本发明属于功率半导体技术领域，提供一种基于PN结的结型栅增强型GaN器件，用于解决现有器件存在的如栅压摆幅窄、栅极漏电大、工艺要求高、比导通电阻高、成本高、电热稳定性差等诸多问题。本发明利用宽禁带P型半导体耗尽其下方的高浓度二维电子气，获得增强型器件；同时，在P型宽禁带半导体上设反偏N型半导体形成结型栅，阻止栅极向P型宽禁带半导体层注入电流，从而获得极低的栅极漏电；并且，通过在源、漏通道区域同步引入N型半导体形成双层势垒结构，提高源漏通道区域的二维电子气密度；最终使得本发明增强型GaN器件具有栅压摆幅大、栅极漏电低、沟道比导通电阻小、阈值电压一致性高、工艺简单、成本低、稳定性高等优点。

技术领域

本发明属于功率半导体技术领域，涉及高压半导体器件，具体提供一种基于PN结的结型栅增强型GaN器件。

背景技术

GaN器件作为三代半导体器件，其固有的物理性质使其非常适合高频、高功率等应用；增强型GaN器件在电力电子应用中可以省掉保护电路、提高系统可靠性等，所以一直是研究的重点。

传统的增强型横向GaN器件主要包括p-GaN栅或者p-AlGaN栅增强型HEMT器件、Recess-gate HEMT以及采用氟离子注入的HEMT。其中，p-GaN栅或者p-AlGaN栅增强型HEMT器件是利用p-GaN或者p-AlGaN来耗尽沟道处的二维电子气，如文献“Y.Uemotoet al.,“Gate injection transistor(GIT)—A normally-off AlGaN/GaN power transistorusing conductivity modulation,”IEEETrans.Electron Devices,vol.54,no.12,pp.3393–3399,Dec.2007.”中所述，其结构如图1所示；但是p-GaN或者p-AlGaN与势垒层形成的PN二极管在栅压～3V时将导通，从而引入很大的栅电流，增加驱动损耗，上述特性限制了栅压摆幅，一般不超过5V，从而增加了驱动电路设计难度；并且p-GaN栅和金属栅电极一般形成反偏肖特基接触以降低栅电流，但是肖特基接触可靠性、稳定性较低，从而使得栅极漏电的可靠性、稳定性较低。Recessed-gate HEMT是通过将栅介质下面的势垒层刻蚀掉一部分(剩余厚度d)，如文献“Y.Zhao,et al.,“Effects of recess depths on performanceof AlGaN/GaN power MIS-HEMTs on the Si substrates and threshold voltage modelof different recess depths for the using HfO2 gate insulator,”Solid-StateElectronics,2020,163:107649.”中所述，其结构如图2所示，此结构可降低沟道处二维电子气浓度，从而实现增强型器件，但是沟道极化强度的降低，增加了比导通电阻；此外，该器件的阈值电压随着沟道栅介质下保留的势垒层的厚度的降低而增加，一般也在1V-2V左右，而且当保留的势垒层减薄到几nm时，随着沟道的破坏，沟道内的电子迁移率极大地降低，导致比导通电阻成倍的增加；并且，通过刻蚀保留的厚度d精度非常难控制，显著影响wafer上的器件的阈值电压均一性。采用氟离子注入栅极沟道下方的MIS-HEMT结构也可以实现增强型器件，但是F离子引入的散射降低了电子迁移率，增大了器件电阻，同时还存在热稳定性等问题。

为克服上述问题，申请人曾在申请号为：202210146339.7、名称为一种增强型MIS-GaN器件的专利文献中公开了一种具有MIS栅极部的结构；但是，该MIS结构的引入会带来高的介质(I)/半导体(S)界面电荷或者陷阱，从而影响阈值电压稳定性和可靠性。

发明内容