[发明专利]应用于神经网络的存内计算架构的操作方法、装置和设备

说明书

本公开提供了一种应用于神经网络的存内计算架构的操作方法、装置和设备。其中，该操作方法包括：生成基于离散时间编码的单脉冲输入信号；将所述单脉冲输入信号输入至所述存内计算架构的存储器阵列中，生成对应于所述存储器阵列的位线电流信号；以及控制所述存内计算架构的神经元电路根据所述位线电流信号输出基于离散时间编码的单脉冲输出信号，所述单脉冲输出信号作为下一层神经网络的存储器阵列在下一存内计算周期中的单脉冲输入信号。因此，可以通过基于离散时间编码的单脉冲输入信号实现在存内计算架构中的单脉冲输入，从而大大减少输入脉冲数目，极大地降低了存储器阵列和神经元电路的动态功耗。

技术领域

本公开涉及半导体器件技术领域以及集成电路技术领域，尤其涉及一种应用于神经网络的存内计算架构的操作方法、装置和设备。

背景技术

数据密集型的深度学习模型和快速增长的非结构化数据对处理器的能效和面积开销提出了更高的要求。然而，受限于运算器和存储器之间的数据传输瓶颈，传统的基于冯诺依曼架构的处理器的能量消耗和硬件资源开销难以降低，不适合部署在供能受限的终端设备上。存内计算架构利用十字交叉阵列可以在存储器内进行高效的原位并行计算，从而能够大大加快矩阵向量乘法计算的速度，避免了数据搬运带来的能耗。

然而，现有基于混合信号编码的存内计算架构中，模数转换器的巨大能耗限制了能量效率的提高。虽然基于脉冲频率编码的存内计算架构利用积分-发射电路避免了高能耗的模数转换器，但大量的脉冲发射带来的能耗仍然是巨大的。

发明内容

(一)要解决的技术问题

为解决现有的基于存内计算架构中无法有效提高能量效率的技术问题，本公开提供了一种应用于神经网络的存内计算架构的操作方法、装置和设备。

(二)技术方案

本公开的第一个方面提供了一种应用于神经网络的存内计算架构的操作方法，其中，包括：生成基于离散时间编码的单脉冲输入信号；将所述单脉冲输入信号输入至所述存内计算架构的存储器阵列中，生成对应于所述存储器阵列的位线电流信号；以及控制所述存内计算架构的神经元电路根据所述位线电流信号输出基于离散时间编码的单脉冲输出信号，所述单脉冲输出信号作为下一层神经网络的存储器阵列在下一存内计算周期中的单脉冲输入信号。

根据本公开的实施例，在所述生成离散时间编码的单脉冲信号中，包括：对提取的神经网络输入向量信号进行量化，生成对应的量化输入信号；根据预设离散延迟时间编码规则对所述量化输入信号执行编码，生成基于离散时间编码的单脉冲输入信号；其中，所述预设离散延迟时间编码规则为根据对应于所述存内计算周期的使能信号的开始时刻与响应于该使能信号的所述单脉冲输入信号的单脉冲到达时刻之间的延迟时间编码该单脉冲为所述单脉冲输入信号的规则，其中，该延迟时间长短即为量化输入信号的大小。

根据本公开的实施例，在所述将所述单脉冲输入信号输入至所述存内计算架构的存储器阵列中，生成对应于所述存储器阵列的位线电流信号之前，还包括：将与提取的神经网络输入向量信号对应的权重矩阵映射至所述存储器阵列的各个存储器单元中，其中包括：将所述权重矩阵按照权重符号分别映射到所述存储器阵列的分别代表正负的相邻两列的电导值上；以及相邻两列的权重差按照权重差符号映射到所述存储器阵列的分别代表正负的相邻两列的电导值上，其中所述权重差为相邻的负列权重之和与正列权重之和的差。

根据本公开的实施例，在所述将所述单脉冲输入信号输入至所述存内计算架构的存储器阵列中，生成对应于所述存储器阵列的位线电流信号中，包括：将所述单脉冲输入信号输入至所述存内计算架构的存储器阵列中；控制完成所述权重矩阵映射的存储器阵列基于输入的所述单脉冲输入信号执行乘累加操作，生成位线电流信号。

根据本公开的实施例，在所述控制所述存内计算架构的神经元电路根据所述位线电流信号输出基于离散时间编码的单脉冲输出信号之前，还包括：通过与所述存储器阵列对应的所述存内计算架构的多路选择器对所述位线电流信号执行选择处理。