[发明专利]3D半导体器件及其形成方法

说明书

本发明提供了一种3D半导体器件及其形成方法，应用于半导体技术领域。具体的，在形成方法中，其首先提出了相邻两个MOS器件共用栅极的双栅极结构器件区，且MOS器件的栅极和漏极/源极是垂直连接的（基于鳍结构形成的双栅极结构器件区），从而可以通过在垂直方向上增加MOS器件栅极宽度的方式，增加MOS器件的沟道长度，从而可以在降低MOS器件的短沟道效应的情况下，节省晶片面积。并且，由于本发明提供的3D半导体器件是一种通过以阵列的方式排布多个双栅极结构器件区的3D器件，且每个双栅极结构器件区均为垂直式器件，因此可以有效的增加晶片密集度，进而可以避免器件微缩后所造成的漏电问题，以及实现器件尺寸的微缩和先进制程开发等方面的应用。

技术领域

本发明涉及半导体技术领域，特别涉及一种3D半导体器件及其形成方法。

背景技术

过去几十年来，集成电路中特征的缩放已经成为了持续增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上实现增大密度的功能单元。例如，缩小晶体管尺寸允许在芯片上结合增多数量的存储器或逻辑器件，从而制造出具有增大的容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件性能的必要性变得越来越重要。

目前，在集成电路器件的制作中，为了追求器件的高效能与节省每个器件所占芯片的面积，MOS器件的尺寸继续缩小。然而，随着MOS器件的继续缩小，伴随着MOS器件的通道长度越缩越小和隧穿氧化层的厚度越变越薄。然而当MOS器件的尺寸缩小到一定程度时将引发短沟道效应。短沟道效应将会导致MOS器件栅极的控制能力下降，从而引起阈值电压的漂移和漏致势垒降低效应，从而导致MOS器件的静态功耗增加。与此同时，缩小的器件尺寸将导致器件内部的电场升高，增加了热载流子的生成，降低器件的可靠性。

发明内容

本发明的目的在于提供一种3D半导体器件及其形成方法，以在节省MOS器件所占用芯片的面积的同时，增大MOS器件的沟道长度，并最终实现抑制器件的短沟道效应的目的。

第一方面，为解决上述技术问题，本发明提供一种半导体器件的形成方法，至少可以包括如下步骤：

提供一半导体衬底，所述半导体衬底上形成有多个分立的鳍结构以及位于相邻所述鳍结构之间的第一沟槽，且在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层。

对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入，以在每一所述鳍结构的上端形成相应MOS器件所需的漏区、下端形成相应MOS器件所需的源区以及位于所述源区和漏区之间的沟道区。

在所述第一沟槽中填充隔离氧化物层，所述隔离氧化物层的顶面至少与所述鳍结构的顶面齐平。

刻蚀所述隔离氧化物层，以在所述半导体衬底上形成第二沟槽，所述第二沟槽定义出间隔开的相邻两个鳍结构组成的双栅极结构器件区中的每个MOS器件。

再次刻蚀所述隔离氧化物层，以暴露出各所述鳍结构的顶面和部分高度的侧壁。

形成栅极结构层，所述栅极结构层包括依次堆叠设置的栅间隔离层和栅极材料层，所述栅间隔离层覆盖在所述暴露出的各所述鳍结构的顶面和侧壁上，所述栅极材料层覆盖在所述栅间隔离层的表面上，并同时至少填满各所述鳍结构侧壁上形成的所述栅间隔离层之间的空隙。

刻蚀所述栅极材料层，以在所述半导体衬底上形成第三沟槽，所述第三沟槽定义出相应的双栅极结构器件区并使得每个所述双栅极结构器件区中的两个相邻的MOS器件共享同一栅极结构。

进一步的，在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层的步骤，可以包括：

沉积第一氧化层，所述第一氧化层至少填满所述第一沟槽。

回刻蚀所述第一氧化层，以暴露出所述鳍结构的目标高度的侧壁。

沉积第二氧化层，所述第二氧化层覆盖在所述鳍结构的目标高度的侧壁上。