[发明专利]芯片上差异OCV补偿电子设备、方法和系统

说明书

提供一种芯片上差异OCV补偿电子设备、方法和系统。芯片上差异OCV补偿电子设备包括：逻辑电路单元，其中，所述逻辑电路单元的第一输入端连接到第一时序器件，所述逻辑电路单元的第二输入端连接到第二时序器件；计数器，其连接到所述逻辑电路单元的输出端；延时器，其连接到所述计数器，且接收所述第二时序器件的第一时钟信号，且输出所述第一时序器件的第二时钟信号。从而，使得芯片可以自动调整时钟延迟，以调整同步通信接口的相位，试产时间表将会很快，减少芯片制造过程中出现的芯片上差异OCV的概率或者减轻芯片上差异OCV导致的后果，并且可以弥补由于工艺变化造成的产量损失。

技术领域

本申请涉及芯片领域，且更具体地，涉及芯片上差异OCV补偿电子设备、方法和系统。

背景技术

在芯片制造过程中，在同一片晶圆上，因为片上工艺的误差(外部条件和生产条件的变化(variation)，比如：工艺(Process)，电压(Voltage)，温度(Temperature)等)，可能导致不同位置的芯片性能不一样，而对于同一块芯片，不同位置上的晶体管的性能也可能会有差异。这称为芯片上差异(on chip variation，OCV)。

在芯片设计过程中引入芯片上差异OCV的目的在于从设计角度考虑芯片在实际生产中可能出现的各种差异(variation)，从而增加设计余量(margin)，以希望芯片在存在芯片上差异的情况下还可以正常工作。

发明内容

根据本申请的一个方面，提供一种芯片上差异OCV补偿电子设备，包括：逻辑电路单元，其中，所述逻辑电路单元的第一输入端连接到第一时序器件，所述逻辑电路单元的第二输入端连接到第二时序器件；计数器，其连接到所述逻辑电路单元的输出端；延时器，其连接到所述计数器，且接收所述第二时序器件的第一时钟信号，且输出所述第一时序器件的第二时钟信号。

在一个实施例中，所述逻辑电路单元的输出端在所述第一输入端和所述第二输入端都为高电平的情况下输出高电平，且在其它情况下输出低电平。

在一个实施例中，所述计数器在所述逻辑电路单元的输出端输出高电平的情况下加一，且在所述逻辑电路单元的输出端输出低电平的情况下减一。

在一个实施例中，所述延时器对所述第一时钟信号延迟一延时，所述延时与所述计数器的计数和单位延时的乘积有关。

在一个实施例中，所述逻辑电路单元是触发器，且其中所述第一输入端是时钟输入端，且所述第二输入端是数据输入端，其中所述第一时钟信号的时钟频率比所述第二时钟信号的时钟频率大，其中所述第一时序器件连接到所述逻辑电路单元的时钟输入端，且所述第二时序器件连接到所述逻辑电路单元的数据输入端。

在一个实施例中，所述第一时序器件是触发器，所述第二时序器件是触发器，其中所述第一时序器件的数据输出端连接到所述逻辑电路单元的时钟输入端，且所述第二时序器件的时钟输入端连接到所述逻辑电路单元的数据输入端。

在一个实施例中，所述逻辑电路单元是与门，其中所述第一时钟信号的时钟频率比所述第二时钟信号的时钟频率大，其中所述第一时序器件连接到所述与门的一个输入端，且所述第二时序器件连接到所述与门的另一输入端。

在一个实施例中，所述第一时序器件是触发器，所述第二时序器件是触发器，所述第一时序器件的数据输出端连接到所述与门的一个输入端，且所述第二时序器件的时钟输入端连接到所述与门的另一个输入端。

在一个实施例中，所述第一时钟信号与所述第二时钟信号同源于一个时钟，且所述第一时钟信号的时钟频率是第二时钟信号的时钟频率的倍数。

在一个实施例中，所述第二时序器件的第一时钟信号经过与第二时序器件连接的时钟分频器到达延时电路，所述延时器位于所述延时电路和所述时钟分频器之间。