[发明专利]一种降低芯片静态电压衰减的方法和系统

说明书

本发明涉及半导体技术领域,公开了一种降低芯片静态电压衰减的方法和系统，其中方法包括以下步骤，S1：获取芯片的电路布局图；S2：将芯片的电路布局图中的属性相同的金属层作为一个检测金属层组，属性相同是指检测金属层组的所有金属层输入或者输出同一个电信号；S3：在芯片的电路布局图中查找检测金属层组中的不同高度的两条金属层所产生的重叠区域；S4：判断检测金属层组中的不同高度的两条金属层在其产生的重叠区域处是否连接；在实际使用时，本发明通过判断电路布局图中的不同高度且属性相同的金属层是否在其重叠区域连接，来检查出芯片的电路布局图中的失联区域，进而强化芯片布局，提高芯片的电网密度，降低芯片金属层的整体压降。

技术领域

本发明涉及半导体技术领域，具体涉及一种降低芯片静态电压衰减的方法和系统。

背景技术

在芯片的电源网络和信号传输网络中常存在静态电压衰退现象。静态电压衰退现象产生的原因主要是由于电源网络和信号传输网络的金属连线的分压。当电流经过内部电源连线的时，根据欧姆定律产生电源压降，所以静态电压衰退主要跟电源网络的结构和连线细节有关，比如金属连线的宽度、金属连线所用层和该路径流过的电流大小，尤其需要注意的是通孔的个数和打孔的位置。

芯片在实际工作时，如果电压在通过电源网络到达器件时的压降太大，那么该器件可能无法正常工作。例如如果输入到MOS管的电压低于目标工作电压，则该MOS管的转换时间将变大，响应速度变慢。又或者如果在时钟路径上或者数据路径上产生电源压降，则可能可带来信号保持时间错误和数据置位错误。一般情况下，5％的电源压降会增大10％-15％的线延迟，另外电源压降还有可能引起信号完整性方面的问题，因为弱的电源产生的信号的幅值较低，而电压幅值较低的信号更容易被噪声影响甚至淹没。

目前，大多通过以下三种方法来降低静态电压衰退：

一：在芯片的电路布局图中增加电源开关单元的数量；

二：在芯片的电路布局图中增加退耦电容的数量；

三：人工强化芯片的电路布局图的布局，提高电网密度。

其中对于方法一和方法二，电源开关单元和退耦电容的数量的增加不仅会加大芯片的面积，而且还会增加功耗。对于方法三，虽然通过强化芯片的布局来提高电网密度的方式可以不增加电阻和组件、节省芯片面积和不增加耗电量，但是目前大多通过人工肉眼检测的方式去强化布局，不仅周期长而且容易出现人工失误。

发明内容

鉴于背景技术的不足，本发明是提供了一种降低芯片静态电压衰减的方法和装置，所要解决的技术问题是在强化芯片的布局时大多通过人肉眼方式检测，耗时且容易出现失误。

为解决以上技术问题，第一方面，本发明提供了一种降低芯片静态电压衰减的方法，包括以下步骤：

S1：获取芯片的电路布局图；

S2：将芯片的电路布局图中的属性相同的金属层作为一个检测金属层组，属性相同是指所述检测金属层组的所有金属层输入或者输出同一个电信号；

S3：在芯片的电路布局图中查找检测金属层组中的不同高度的两条金属层所产生的重叠区域；

S4：判断检测金属层组中的不同高度的两条金属层在其产生的重叠区域处是否连接。

在第一方面的某种实施方式中，在步骤S3中，在芯片的电路布局图中查找检测金属层组中的不同高度的两条金属层所产生的重叠区域的步骤如下：

先为芯片的电路布局图中的金属层分配层地址和网络地址，同一层的金属层的层地址相同，属性相同的金属层的网络地址相同；

然后在芯片的电路布局图中查找检测金属层组中的层地址不同的两条金属层所存在的重叠区域。