[发明专利]半导体器件、集成电路及其制造方法

说明书

本公开实施例提供一种半导体器件、集成电路及其制造方法。一种半导体器件包括栅极层、沟道材料层、第一介电层及多个源极/漏极端子。栅极层设置在衬底之上。沟道材料层设置在栅极层之上，其中沟道材料层的材料包括第一低维材料。第一介电层位于栅极层与沟道材料层之间。多个源极/漏极端子与沟道材料层接触，其中沟道材料层至少局部地设置在多个源极/漏极端子之间且位于栅极层之上，且栅极层设置在衬底与多个源极/漏极端子之间。

技术领域

本发明实施例是有关于一种半导体器件、集成电路及其制造方法。

背景技术

半导体器件及电子组件的尺寸缩小的发展使得向给定体积中整合更多的器件及组件成为可能，且实现各种半导体器件和/或电子组件的高整合密度。

发明内容

本发明实施例提供一种半导体器件包括栅极层、沟道材料层、第一介电层及多个源极/漏极端子。所述栅极层设置在衬底之上。所述沟道材料层设置在所述栅极层之上，其中所述沟道材料层的材料包括第一低维材料。所述第一介电层夹置在所述栅极层与所述沟道材料层之间。所述多个源极/漏极端子与所述沟道材料层接触，其中所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，且所述栅极层设置在所述衬底与所述多个源极/漏极端子之间。

本发明实施例提供一种集成电路包括半导体衬底、第一内连线结构、第一半导体器件及第二内连线结构。所述第一内连线结构设置在所述半导体衬底之上。所述第一半导体器件设置在所述第一内连线结构之上，其中所述第一半导体器件包括：导电层，设置在所述第一内连线结构之上且电耦合到所述第一内连线结构；介电层，设置在所述导电层上；半导体层，设置在所述介电层之上，其中所述半导体层的材料包括低维材料；以及多个导电端子，与所述半导体层接触。所述半导体层夹置在所述多个导电端子之间且位于所述导电层之上，且所述导电层设置在所述第一内连线结构与所述多个导电端子之间。所述第二内连线结构设置在所述第一半导体器件之上且电耦合到所述多个导电端子，其中所述第一半导体器件设置在所述第一内连线结构与所述第二内连线结构之间，且所述第一内连线结构设置在所述第一半导体器件与所述半导体衬底之间。

本发明实施例提供一种制造半导体器件的方法包括以下步骤：在衬底之上形成栅极层；在所述栅极层之上沉积第一介电层；使用第一低维材料在所述第一介电层之上形成沟道材料层，所述第一介电层夹置在所述沟道材料层与所述栅极层之间；以及在所述沟道材料层之上形成多个源极/漏极端子，所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，并且所述栅极层夹置在所述衬底与所述多个源极/漏极端子之间。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是示出根据本公开一些实施例的制造半导体器件的方法的流程图。

图2到图7是示出根据本公开一些实施例的制造半导体器件的方法的示意性剖视图。

图8是图7中所绘示的半导体器件的示意性平面图。

图9是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。

图10是图9中所绘示的半导体器件的示意性平面图。

图11是示出根据本公开一些实施例的半导体器件的示意性剖视图。

图12是图11中所绘示的半导体器件的示意性平面图。

图13是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。

图14是图13中所绘示的半导体器件的示意性平面图。

图15是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。