[发明专利]一种半导体器件及其制造方法

说明书

本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制环栅晶体管中寄生沟道的漏电，提升包括该环栅晶体管的半导体器件的工作性能。所述半导体器件包括：衬底、环栅晶体管和隔离层。环栅晶体管形成在衬底上。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。本发明提供的半导体器件的制造方法用于制造上述半导体器件。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

与鳍式场效应晶体管相比，环栅晶体管具有的栅堆叠结构不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，从而能够抑制短沟道效应，增强环栅晶体管的栅控能力。

但是，在环栅晶体管具有的沟道包括至少一层纳米片的情况下，难以采用现有的防穿通注入工艺抑制环栅晶体管中寄生沟道的漏电，从而降低了环栅晶体管的工作性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于抑制环栅晶体管中寄生沟道的漏电，提升包括该环栅晶体管的半导体器件的工作性能。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：衬底、环栅晶体管和隔离层。

环栅晶体管形成在衬底上。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。

与现有技术相比，本发明提供的半导体器件中，隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，并且隔离层至少位于环栅晶体管具有的沟道的下方。也就是说，隔离层将栅堆叠结构位于环栅晶体管具有的沟道下的部分与衬底隔离开。在此情况下，因隔离层具有隔离特性，即使本发明提供的半导体器件在工作过程中栅堆叠结构上加载有相应大小的电压，位于沟道下方的半导体结构也不会导通，从而能够抑制寄生沟道漏电，提升半导体器件的工作性能。

本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一衬底。

在衬底上形成环栅晶体管和隔离层。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。

与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，在此不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为在衬底上形成第一鳍状结构和阻挡层后的结构示意图；

图2为在衬底上形成鳍式场效应晶体管后的结构剖视图；

图3为在采用防穿通注入工艺对第二鳍状结构进行处理后的结构剖视示意图；

图4为基于第二鳍状结构形成环栅晶体管后的结构剖视图；

图5为本发明实施例中在衬底上形成预形成层和至少一层叠层材料层后的结构示意图；

图6为本发明实施例中在衬底上形成鳍状结构后的结构示意图；

图7为本发明实施例中在衬底上形成浅槽隔离后的结构示意图；

图8为图7所示结构沿A-A’向的第一种结构剖视图；

图9为图7所示结构沿A-A’向的第二种结构剖视图；