[发明专利]一种粗延时锁相环电路和延时控制电路

说明书

本发明提供一种粗延时锁相环电路和延时控制电路，延时控制电路包括粗延时锁相环电路，粗延时锁相环电路包括鉴频鉴相器、第一延时模块、延时链路模块、电荷泵和控制模块；第一延时模块的信号输入端连接参考频率，第一延时模块在所述电荷泵输出的控制电压作用下，输出第一延时信号和第二延时信号；延时链路模块在电荷泵输出的控制电压作用下，将第一延时信号进行再延时输出得到延时反馈信号；控制模块根据所述电源电压信号和使能信号产生控制鉴频鉴相器的使能控制信号；基于使能控制信号的控制作用，鉴频鉴相器根据第二延时信号和延时反馈信号输出相位差信号；电荷泵根据相位差信号得到所述控制电压。本发明能够准确的控制延时范围。

技术领域

本发明涉及控制技术领域，特别是涉及一种粗延时锁相环电路和延时控制电路。

背景技术

延迟锁相环(Delay Locked LOOP，缩写DLL)常用在集成电路多相时钟生成或为获取高精度延时控制电路中，通过闭环方式能较好地克服CMOS半导体固有的工艺偏差、电压波动和温度变化(PVT)引起的延时变化，如高精度数字控制延时芯片，时间-数字转换电路，全数字锁相环等。由于CMOS电路本征延时较大，一般实际芯片中采用粗细两级延时电路来达到超越本征延时量延时精度的控制；其中，粗细两级延时电路分别为粗延时锁相环电路和细延时电路；粗延时锁相环电路的调节精度小于细延时电路的精度，即粗延时的延时间隔大，细延时的延时间隔小。延时控制电路由粗延时锁相单元(粗DLL)、细延时锁相单元(细DLL)、粗延时链路单元和细延时链路单元组成，粗延时锁相单元和细延时锁相单元输出的控制电压分别控制对应的延时链路。粗延时锁相环电路主要为粗延时链路单元提供一个偏置电压，保证粗延时链路单元的正常稳定工作，细延时锁相单元改变负载的大小以改变细延时的时间，从而得到比较高的分辨率。

但目前粗延时锁相环电路的延时电路设计复杂，且在输入脉宽很窄时，可能会造成脉冲丢失、漏电、逻辑输出错误等，造成粗延时锁相环电路的控制不准确，进而导致高精度延时控制电路的精确程度差。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种粗延时锁相环电路和延时控制电路，用于解决现有技术中控制不准确的问题。

为实现上述目的及其他相关目的，本发明提供一种粗延时锁相环电路，包括鉴频鉴相器、第一延时模块、延时链路模块、电荷泵和控制模块；

所述第一延时模块的信号输入端连接参考频率，所述第一延时模块的控制端连接所述电荷泵的输出端；所述第一延时模块在所述电荷泵输出的控制电压作用下，从所述第一延时模块的第一输出端输出第一延时信号、所述第一延时模块的第二输出端输出第二延时信号；

所述延时链路模块的信号输入端连接所述第一延时模块的第一输出端，所述延时链路模块的控制端连接所述电荷泵的输出端；所述延时链路模块在所述电荷泵输出的控制电压作用下，将所述第一延时信号进行再延时输出得到延时反馈信号；

所述控制模块的输入连接电源电压信号和使能信号，所述控制模块的输出端连接所述鉴频鉴相器的使能端；所述控制模块根据所述电源电压信号和所述使能信号产生控制所述鉴频鉴相器的使能控制信号；

所述鉴频鉴相器的第一输入端连接所述第一延时模块的第一输出端，所述鉴频鉴相器的第二输入端连接所述延时链路模块的输出端；基于所述使能控制信号的控制作用，所述鉴频鉴相器根据所述第二延时信号和所述延时反馈信号输出相位差信号；

所述电荷泵输入端连接所述鉴频鉴相器的输出端；所述电荷泵根据所述相位差信号得到所述控制电压。

优选地，所述控制模块包括第一开关、第二开关、第一与门、第一反相器、第二反相器和或非门；

所述第一开关的输入端连接所述第一反相器的输出端，所述第一开关的输出端连接所述第一反相器的输入端和所述第一与门的第一输入端，所述第一开关的第一源端连接电源电压，所述第一开关的第二源端连接所述电荷泵的输出端；