[发明专利]半导体集成电路、半导体存储装置以及存储系统

说明书

实施方式提供能够在抑制面积、消耗电流的同时提高脉冲信号的计测分辨率的半导体集成电路、半导体存储装置以及存储系统。一个实施方式的半导体集成电路具有：延迟元件阵列电路(52)，其串联连接有多个具有延迟量(Tw)的延迟元件；延迟线群(530)，其具有多个输入所对应的延迟元件的输出的触发器(53β)；延迟元件群(540)，其从输入时钟信号生成具有比延迟量(Tw)小的第2延迟量的延迟差的多个输出时钟信号；以及延迟部(55)，其能够设定比第2延迟量小的第3延迟量，延迟元件群(540)和延迟部(55)串联连接在输入信号(CLK＿DET)的输出端子与延迟线群(530)的输入端子之间。

本申请享受以日本特许申请2021－147559号(申请日：2021年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体集成电路、半导体存储装置以及存储系统。

背景技术

已知对时钟等的脉冲信号的周期进行计测的半导体集成电路、具备该半导体集成电路的半导体存储装置以及存储系统。

发明内容

实施方式提供能够在抑制面积、消耗电流的同时提高脉冲信号的计测分辨率的半导体集成电路、半导体存储装置以及存储系统。

本实施方式的半导体集成电路具有：延迟元件群，其串联连接有多个具有第1延迟量的第1延迟要素；触发器群，其具有多个触发器，所述触发器输入所述延迟元件群的所述多个第1延迟要素中的所对应的第1延迟要素的输出；第2延迟电路，其从第1时钟信号生成具有比所述第1延迟量小的第2延迟量的延迟差的多个第2时钟信号；以及可变延迟电路，其能够设定比所述第2延迟量小的第3延迟量。所述第2延迟电路和所述可变延迟电路串联连接在第3时钟的输出端子与所述触发器群的输入端子之间。

附图说明

图1是表示本发明的实施方式涉及的存储系统的构成例的框图。

图2是表示本实施方式的半导体存储装置的构成例的框图。

图3是表示DCC电路的构成例的框图。

图4是表示DCD电路的构成例的框图。

图5是表示延迟元件阵列电路的一个例子的电路图。

图6是表示第1实施方式的边沿检测电路的一个例子的电路图。

图7是表示DCA电路的构成例的框图。

图8是表示延迟块电路的构成例的电路图。

图9是表示FINE延迟电路的构成例的电路图。

图10是表示波形生成电路的构成例的电路图。

图11是说明DCC电路的动作的一个例子的时序图。

图12是说明DCD电路的动作的一个例子的时序图。

图13A是说明DCD电路的动作的一个例子的时序图。

图13B是说明DCD电路的动作的一个例子的时序图。

图14是对运算电路的动作进行说明的流程图。

图15是表示DCC电路的输入时钟和输出时钟的一个例子的波形图。

图16是码信号DN＿F的值的例子。

图17是码信号DN＿C的值的例子。

图18是码信号DN＿FD的值的例子。

图19是码信号DN＿CD的值的例子。

图20是对FINE延迟电路中的动作进行说明的时序图。