[发明专利]集成三维(3D)DRAM缓存

说明书

本申请涉及集成三维(3D)DRAM缓存。与计算逻辑集成在同一封装中的3D DRAM允许形成高密度缓存。在一个示例中，集成3D DRAM包括大型管芯上缓存(例如第4级(L4)缓存)、大型管芯上存储器侧缓存、或者L4缓存和存储器侧缓存两者。一个或多个标签缓存缓存最近从L4缓存、存储器侧缓存或者这两者访问的标签。计算逻辑中的缓存控制器接收来自处理器核心之一的对访问某个地址的请求并且将标签缓存中的标签与该地址进行比较。响应于标签缓存中的命中，缓存控制器从缓存中由标签缓存中的条目指示的位置访问数据，而不在缓存中执行标签查找。

技术领域

说明书概括而言涉及处理器和存储器技术。

背景技术

动态随机访问存储器(dynamic random-access memory，DRAM)一般包括比特单元的阵列，每个单元能够存储一比特信息。典型的单元配置包括用于存储表示被存储的比特的电荷的电容器和在读取和写入操作期间提供对该电容器的访问的访问晶体管。访问晶体管连接在位线和电容器之间，并且由字线信号进行门控(开启或关闭)。在读取操作期间，经由关联的位线从单元中读取存储的信息比特。在写入操作期间，经由晶体管从位线将信息比特存储到单元中。这些单元具有动态性质，因此必须被周期性地刷新。

与处理器或其他计算逻辑集成在同一管芯或多芯片模块(multi-chip module，MCM)上的DRAM被称为嵌入式DRAM(embedded DRAM，eDRAM)。跟与处理器在不同封装中的外部DRAM相比，嵌入式DRAM可能具有一些性能优势；但是，与外部DRAM相比，现有的eDRAM技术具有更高的每比特成本，而且其缩放能力也是有限的。

发明内容

根据本申请的一方面，提供了一种装置，包括：3D DRAM缓存，该3D DRAM缓存包括管芯上的多层DRAM单元，所述多层DRAM单元利用穿过所述多层DRAM单元的通孔与彼此连接；以及与所述3D DRAM缓存堆叠在同一封装中的计算逻辑，所述计算逻辑包括：一个或多个处理器核心、缓存控制器、以及标签缓存，其中，所述缓存控制器用于：接收来自所述一个或多个处理器核心中的请求方处理器核心的对访问某个地址处的数据的请求，将所述标签缓存中的标签与所述地址进行比较，响应于所述标签缓存中的命中，从所述3D DRAM缓存中由所述标签缓存中的条目指示的位置访问数据，并且向所述请求方处理器核心发送响应。

根据本申请的另一方面，提供了一种与3D DRAM一起堆叠在封装中的处理器，所述处理器包括：一个或多个处理器核心；标签缓存；以及缓存控制电路，用于访问作为第4级L4缓存的所述3D DRAM，所述缓存控制电路用于：接收来自所述一个或多个处理器核心中的请求方处理器核心的对访问某个地址处的数据的请求；并且将标签缓存中的标签与所述地址进行比较，响应于所述标签缓存中的命中，从所述L4缓存中由所述标签缓存中的条目指示的位置访问数据，并且向所述请求方处理器核心发送响应。

根据本申请的又一方面，提供了一种系统，包括：3D DRAM缓存，该3D DRAM缓存包括管芯上的多层DRAM单元，所述多层DRAM单元利用穿过所述多层DRAM单元的通孔与彼此连接；以及与所述3D DRAM缓存堆叠在同一封装中的处理器，所述处理器包括：一个或多个处理器核心、缓存控制器、以及标签缓存，其中，所述缓存控制器用于访问作为最后一级缓存LLC的所述3D DRAM缓存，所述缓存控制器用于：接收来自所述一个或多个处理器核心中的请求方处理器核心的对访问某个地址处的数据的请求，将所述标签缓存中的标签与所述地址进行比较，响应于所述标签缓存中的命中，从所述LLC缓存中由所述标签缓存中的条目指示的位置访问数据，以及向所述请求方处理器核心发送响应。

附图说明