[发明专利]静电放电保护GGNMOS结构及其制备方法

说明书

本发明提供一种静电放电保护GGNMOS结构，包括：衬底、源极、m个间隔设置的重掺杂区、栅氧化层、多晶硅栅极、阻挡氧化层和多晶硅阻挡层，所述衬底中形成有阱区和间隔设置在所述阱区上的两个轻掺杂漏区，m个所述重掺杂区间隔设置于一所述轻掺杂漏区中，其中，所述重掺杂区与间隔中的所述轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；m为大于或者等于2的整数。本申请通过在所述轻掺杂漏区中间隔设置m个重掺杂区，使得所述重掺杂区与间隔中的所述轻掺杂漏区构成重/轻掺杂交替的漏极(N‑/N+交替的结构)，这样可以增加漏极的导通电阻，使得ESD器件阵列的开启更加均匀以及更加稳定，从而提升ESD器件阵列的均匀导通性和鲁棒性。

技术领域

本申请涉及ESD器件技术领域，具体涉及一种静电放电保护GGNMOS结构及其制备方法。

背景技术

MOS ESD(Electro-Static discharge)器件是半导体制造工艺中常用的保护器件结构，以GGNMOS ESD器件结构为例，单个GGNMOS ESD器件与常规NMOS器件差别不大。

现有的GGNMOS ESD器件中，静电电流经过漏极，使得漏极/阱区的交界处发生碰撞电离，形成基底电流(I_sub)经过阱区到达P型重掺杂区(P型重掺杂区接地)，阱区的电位抬高，使得NPN(漏极-阱区-源极)寄生管导通，较佳的，需要在靠近栅极的漏极表面定义RPO区(氧化层)作为无金属硅化物(non-silicide)区以确保一定的电阻防止电流集中流过最先导通的中心GGNMOS器件而烧毁。虽然现有的GGNMOS ESD器件通过设置RPO区(起到增大电阻的作用)可以在一定程度上提高器件的电学参数，但是器件本身高掺杂的漏端导通电阻还是很小，从而导致ESD器件开启不均匀的问题。

发明内容

本申请提供了一种静电放电保护GGNMOS结构及其制备方法，可以解决现有的GGNMOS ESD器件因导通电阻较小导致开启不稳定的问题。

一方面，本申请实施例提供了一种静电放电保护GGNMOS结构，包括：

衬底，所述衬底中形成有阱区和间隔设置在所述阱区上的第一轻掺杂漏区和第二轻掺杂漏区；

源极，所述源极位于所述第一轻掺杂漏区中；

m个间隔设置的重掺杂区，m个所述重掺杂区间隔设置于所述第二轻掺杂漏区中，其中，所述重掺杂区与间隔中的所述第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；

栅氧化层，所述栅氧化层覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区之间的所述衬底以及覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区的部分表面；

多晶硅栅极，所述多晶硅栅极位于所述栅氧化层上；

阻挡氧化层，所述阻挡氧化层位于m个所述重掺杂区的间隔中的所述第二轻掺杂漏区上；以及，

多晶硅阻挡层，所述多晶硅阻挡层位于所述阻挡氧化层上；

其中，m为大于或者等于2的整数。

可选的，在所述的静电放电保护GGNMOS结构中，所述重掺杂区的离子浓度为1E14atoms/cm²～1E16atoms/cm²。

可选的，在所述的静电放电保护GGNMOS结构中，所述第一轻掺杂漏区的离子浓度和所述第二轻掺杂漏区的离子浓度均为1E13atoms/cm²～1E14atoms/cm²。

可选的，在所述的静电放电保护GGNMOS结构中，所述多晶硅阻挡层在宽度上的尺寸为0.1μm～0.3μm。

可选的，在所述的静电放电保护GGNMOS结构中，位于所述栅氧化层底部的所述第一轻掺杂漏区和所述第二轻掺杂漏区在宽度上的尺寸为0.1μm～0.15μm。