[发明专利]薄膜晶体管

说明书

一种薄膜晶体管，包括：半导体层、第一栅极、第一栅绝缘层、第二栅极、第三栅极、以及第二栅绝缘层。第一栅极位于半导体层的一侧。第一栅绝缘层位于第一栅极与半导体层之间。第二栅极及第三栅极位于半导体层的另一侧，且第二栅极与第三栅极分离。第二栅绝缘层位于第二栅极及第三栅极与半导体层之间。第一栅极于半导体层的正投影部分重叠第二栅极于半导体层的正投影，且第一栅极于半导体层的正投影部分重叠第三栅极于半导体层的正投影。

技术领域

本发明涉及一种开关元件，且特别涉及一种薄膜晶体管。

背景技术

随着薄膜晶体管的特征尺寸持续缩小，漏极引发的能障降低(Drain-inducedBarrier Lowering，DIBL)已不容忽视。DIBL会使薄膜晶体管的临界电压(Thresholdvoltage)改变，导致栅极的控制能力变差，而无法应用于先进的电路设计，例如主动矩阵有机发光二极管(AMOLED)的像素补偿、微型发光二极管(Micro-LED)的脉冲宽度调制(PWM)像素电路等。因此，如何抑制DIBL仍是相关业者寻求改进的目标之一。

发明内容

本发明提供一种薄膜晶体管，能够抑制漏极引发的能障降低(DIBL)。

本发明的一个实施例提出一种薄膜晶体管，包括：半导体层；第一栅极，位于半导体层的一侧；第一栅绝缘层，位于第一栅极与半导体层之间；第二栅极及第三栅极，位于半导体层的另一侧，且第二栅极与第三栅极分离；以及第二栅绝缘层，位于第二栅极及第三栅极与半导体层之间，其中，第一栅极于半导体层的正投影部分重叠第二栅极于半导体层的正投影，且第一栅极于半导体层的正投影部分重叠第三栅极于半导体层的正投影。

在本发明的一实施例中，上述的第二栅极重叠半导体层且重叠第一栅极的面积及第三栅极重叠半导体层且重叠第一栅极的面积的和与第一栅极重叠半导体层的面积的比介于40％至60％之间。

在本发明的一实施例中，上述的第一栅极、第二栅极及第三栅极电性连接。

在本发明的一实施例中，上述的第一栅极的中心线重叠第二栅极与第三栅极之间的中心线。

在本发明的一实施例中，上述的第二栅极与第三栅极的尺寸相同。

在本发明的一实施例中，上述的第二栅绝缘层覆盖第二栅极及第三栅极。

在本发明的一实施例中，上述的第二栅绝缘层的厚度大于第一栅绝缘层的厚度。

在本发明的一实施例中，上述的薄膜晶体管还包括源极，电性连接半导体层的一端，且第二栅极于半导体层的正投影位于源极于半导体层的正投影与第一栅极于半导体层的正投影之间。

在本发明的一实施例中，上述的薄膜晶体管还包括漏极，电性连接半导体层的另一端，且第三栅极于半导体层的正投影位于漏极于半导体层的正投影与第一栅极于半导体层的正投影之间。

在本发明的一实施例中，上述的第二栅极与第三栅极之间的最小间距为1.2μm。

在本发明的一实施例中，上述的半导体层的材质包括氧化物半导体材料、硅质半导体材料或有机半导体材料。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。

附图说明

图1是依照本发明一实施例的薄膜晶体管10的剖面示意图。

图2是图1所示的薄膜晶体管10的电路示意图。

图3是图1所示的薄膜晶体管10的俯视图。

图4是显示薄膜晶体管10的DIBL及导通电流衰退(Ion decay)随(a2+a3)/a1变化的曲线图。

附图标记说明：

10：薄膜晶体管