[发明专利]存储器电路架构

说明书

一种半导体器件包括：具有多个象限的存储器电路，该多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于该第一轴线对称。

相关申请的交叉引用

本申请要求2020年12月29日提交的美国专利申请号17/136616的优先权和权益，通过引用的方式并出于全部适用目的，将该申请的公开内容以其整体并入本文。

技术领域

本申请总体上涉及存储器电路，并且更具体地，涉及存储器电路架构和使用这种存储器电路的方法。

背景技术

常规计算设备(例如，智能电话、平板计算机等)可以包括片上系统(SOC)，片上系统(SOC)具有处理器和其他操作电路。SOC还可以包括被实现为静态随机存取存储器(RAM)(SRAM)、动态RAM(DRAM)的随机存取存储器(RAM)以及各种只读存储器(ROM)。RAM可以被实现在处理器(诸如中央处理单元(CPU)、图形处理单元(GPU))内，或被实现在处理器外部。

目前，一些CPU架构使用许多以3GHz和以大于3GHz操作的宽输入输出(I/O)存储器实例。然而，由于电阻电容(RC)效应，高频下的宽I/O实施方式可能影响存储器性能。一种方法是将较大的存储器电路实例分解为较小的存储器电路实例，这可以减少一些RC效应并且可以针对3GHz及3GHz以上提供可接受的性能。然而，这种方法也可能使硬件重复，因此导致泄漏损失和面积损失。此外，这种解决方案可以使用布线轨道来合并存储器，并且这些布线轨道本身可能产生一定量的RC效应。

另一种提议是使用中继器(repeater)来支持在单个实例内水平地布置的多个存储器电路。但是，中继器可能经历较低的速度，并且在一些情况下可能不适合3GHz实施方式。此外，这种实施方式可能增加字线布线的复杂性。

因此，本领域需要更多的存储器架构，以在使用存储器的系统中实现性能、功率和面积(PPA)之间的更好折中。

发明内容

各种实施方式提供了存储器架构，该存储器架构提供比现有系统更好的性能、功率和面积(PPA)。实施方式包括具有象限的存储器电路，这些象限被布置在存储器电路的拐角处，并且围绕存储体控制组件。存储体控制组件可以接收指令和地址，预解码这些地址，并且控制行解码器访问存储器核内的特定字线以进行读取和写入访问。存储体控制组件可以包括全局存储体控制器、局部存储体控制器和/或其部分。下面关于图1更详细地讨论全局存储体控制器和局部存储体控制器。存储器电路可以关于平行于象限中的字线的轴线(例如，x轴或水平轴线)对称。此外，一些器件也可以关于y轴对称。一些实施方式包括使用具有该架构的存储器电路的方法。

根据一种实施方式，一种半导体器件包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；并且其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。例如，多个象限中的第二象限可以关于第一象限水平轴线对称；并且多个象限中的第三象限可以关于第一象限竖直轴线对称。