[发明专利]存储器电路架构

权利要求书

1.一种半导体器件，包括：

存储器电路，所述存储器电路具有多个象限，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；

其中所述多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，所述输入输出电路的第一集合被配置为访问所述第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；并且

其中所述多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，所述输入输出电路的第二集合被配置为访问所述第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称。

2.根据权利要求1所述的半导体器件，其中所述界线平行于所述第一位单元核中的字线的方向。

3.根据权利要求1所述的半导体器件，还包括：

所述多个象限中的第三象限，所述第三象限包括第三位单元核和输入输出电路的第三集合，所述输入输出电路的第三集合被配置为访问所述第三位单元核，所述第三象限沿第二轴线与所述第一象限对称，所述第二轴线垂直于所述第一位单元核中的字线的方向。

4.根据权利要求3所述的半导体器件，还包括：

行解码器，被放置在所述第一象限与所述第三象限之间，并且与所述存储体控制组件相邻。

5.根据权利要求3所述的半导体器件，还包括：

所述多个象限中的第四象限，所述第四象限包括第四位单元核和输入输出电路的第四集合，所述输入输出电路的第四集合被配置为访问所述第四位单元核，所述第四象限与所述第三象限相邻，并且沿所述第一轴线与所述第三象限对称。

6.根据权利要求5所述的半导体器件，还包括：

行解码器，被放置在所述第二象限与所述第四象限之间，并且与所述存储体控制组件相邻。

7.根据权利要求1所述的半导体器件，其中所述输入输出电路的第一集合和所述输入输出电路的第二集合在所述半导体器件中彼此相邻，此外，其中所述输入输出电路的第一集合与所述输入输出电路的第二集合电隔离。

8.根据权利要求1所述的半导体器件，其中所述第一象限还包括：

附加位单元核，所述附加位单元核通过被配置为访问所述附加位单元核的感测放大器的集合与所述第一位单元核分离。

9.根据权利要求1所述的半导体器件，其中所述存储体控制组件包括预解码电路装置，所述预解码电路装置被配置为访问所述多个象限中的每个象限。

10.根据权利要求1所述的半导体器件，其中所述存储器电路与来自所述存储器电路外部的四个左右使能信号通信。

11.一种操作半导体器件的方法，所述方法包括：

对存储器电路执行输入输出操作，包括接收指向多个象限中的第一象限的使能信号，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；

其中所述多个象限中的所述第一象限包括第一位单元核和输入输出电路的第一集合，所述输入输出电路的第一集合被配置为访问所述第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；

其中所述多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，所述输入输出电路的第二集合被配置为访问所述第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称；

其中对所述存储器电路执行所述输入输出操作包括：在所述存储体控制组件处执行预解码，并且根据所述预解码来激活行解码器中的字线驱动器。

12.根据权利要求11所述的方法，还包括：

其中所述输入输出操作包括读取操作或写入操作。