[发明专利]用于晶片缺陷检测的投影及距离切割算法

说明书

在半导体图像中确定投影，所述投影可为X投影及/或Y投影。将至少一个阈值应用于所述投影，借此在区域内形成至少一个分段。可在所述区域中使用距所述投影的距离值确定精细分段。可在所述精细分段中的一者中执行缺陷检测。

相关申请案的交叉参考

本申请案主张对2020年1月9日提出申请且被指派为第62/959,066号美国申请案的临时专利申请案的优先权，所述临时专利申请案的揭示内容据此以引用方式并入。

技术领域

本发明涉及半导体晶片检验。

背景技术

半导体制造产业的演进正在对合格率管理以及(特定来说)对计量及检验系统提出更大需求。临界尺寸不断缩小，但产业为了达成高合格率、高价值生产需要减少时间。最小化从检测到合格率问题到解决所述合格率问题的总时间决定了半导体制造商的投资报酬率。

制作例如逻辑装置及存储器装置等半导体装置通常包含使用大量制作过程来处理半导体晶片以形成半导体装置的各种特征及多个层级。举例来说，光刻是涉及将图案从光罩转印到布置于半导体晶片上的光致抗蚀剂的半导体制作过程。半导体制作过程的额外实例包含但不限于化学机械抛光(CMP)、蚀刻、沉积及离子植入。可将在单个半导体晶片上制作的多个半导体装置的布置分离成若干个别半导体装置。

在半导体制造期间在各个步骤处使用检验过程来检测晶片上的缺陷以在制造过程中促成较高合格率及因此促成较高利润。检验始终是制作例如集成电路(IC)等半导体装置的重要部分。然而，随着半导体装置的尺寸减小，检验对可接受半导体装置的成功制造变得甚至更加重要，这是因为较小缺陷可导致装置出故障。例如，随着半导体装置的尺寸减小，对大小减小的缺陷的检测已变得有必要，这是因为甚至相对小的缺陷也可在半导体装置中导致非想要的像差。

然而，随着设计规则缩小，半导体制造过程可更接近于所述过程的性能能力上的极限而操作。另外，随着设计规则缩小，较小缺陷可对装置的电参数产生影响，这驱使检验更灵敏。随着设计规则缩小，通过检验检测到的潜在合格率相关缺陷的群体显著地增长，且通过检验检测到的扰乱性缺陷的群体也显著地增加。因此，可在晶片上检测到更多的缺陷，且校正过程以消除所有缺陷可为困难且昂贵的。确定缺陷中的哪些缺陷实际上对装置的电参数及合格率产生影响可允许过程控制方法聚焦于那些缺陷而在很大程度上忽略其它缺陷。此外，在较小设计规则下，过程诱发的故障在某些情形下倾向于是系统性的。即，过程诱发的故障倾向于在通常在设计内重复许多次的预定设计图案处发生故障。空间系统性电相关缺陷的消除可对合格率产生影响。

在对半导体晶片执行的每一处理步骤中，将相同电路图案印刷于晶片上的每一裸片中。大多数晶片检验系统利用此事实且使用相对简单的裸片间比较来检测晶片上的缺陷。然而，每一裸片中的印刷电路可包含沿X方向或Y方向重复的经图案化特征的许多区，例如DRAM、SRAM或FLASH的区。此类型的区通常称为阵列区(其余区称作随机区或逻辑区)。为了达成较佳灵敏度，高级检验系统采用不同策略来检验阵列区及随机区或逻辑区。

强度可用作用以将类似强度像素分组在一起的切割特征。然后，将同一组缺陷检测参数应用于同一基于强度的群组中的所有像素。然而，此方法具有若干个缺点。举例来说，当几何特征均匀地散布时，可使用基于强度的切割算法。通常，这是不足够的。举例来说，在基于强度的切割或基于强度和的切割中，可将晶片图像切割成无噪声(quiet)阵列分段、噪声分页分段及噪声相交分段。然而，如果将无噪声分段误分类为噪声分段，那么可能错过无噪声分段中的所关注缺陷(DOI)。在分段之间的同一切分线在训练与运行时间导致不同切割时也可能将分段误分类。对分段的此误分类也可能不利于图像的任何预处理，例如移除分页区中的周期性图案的预处理。如此，单纯基于强度或强度和的切割倾向于具有不稳定性，所述不稳定性与在运行时间期间工作区(job)之间的强度差异相关。因此，需要基于其它性质的切割。