[发明专利]具有双面阶梯式表面的三维存储器器件及其制造方法

说明书

存储器裸片可以包括：位于衬底上方的绝缘层和导电层的交替叠堆，以及竖直延伸穿过该交替叠堆的存储器堆叠结构。该交替叠堆内的第一层叠堆包括第一阶梯区域，其中第一导电层具有随着距该衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面。该交替叠堆内的第二层堆叠包括第二阶梯区域，其中第二导电层具有随着距该衬底的该竖直距离而减小的相应横向范围，以提供第二阶梯式表面。该第二层堆叠可以比该第一层堆叠距该衬底更远。接触通孔结构可以由该交替叠堆的顶侧和底侧形成。

相关申请

本申请要求2020年8月5日提交的美国非临时申请第16/985305号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及采用双面阶梯式表面的三维存储器器件及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的名称为“具有叠堆环绕的栅极晶体管(S-SGT)结构单元的新型超高密度存储器”(Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)，IEDMProc.(2001)33-36的文章中有所公开。

发明内容

根据本公开的一个方面，提供了一种包括存储器裸片的半导体结构。所述存储器裸片包括：绝缘层和导电层的交替叠堆，所述交替叠堆位于衬底上方；以及存储器叠堆结构，所述存储器叠堆结构竖直延伸穿过所述交替叠堆，其中：所述交替叠堆包括第一层叠堆和第二层叠堆，所述第一层叠堆包括第一绝缘层和第一导电层，所述第二层叠堆包括第二绝缘层和第二导电层并通过所述第一交替叠堆与所述衬底竖直间隔开；所述第一层叠堆包括第一阶梯区域，其中所述第一导电层具有随着距所述衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面；并且所述第二层叠堆包括第二阶梯区域，其中所述第二导电层具有随着距所述衬底的所述竖直距离而减小的相应横向范围，以提供第二阶梯式表面。

根据本公开的另一方面，提供了一种形成半导体结构的方法，其包括：在包括半导体材料层的衬底上方形成绝缘层和间隔物材料层的交替叠堆，所述交替叠堆包括第一绝缘层和第一间隔物材料层的第一层叠堆以及第二绝缘层和第二间隔物材料层的第二层叠堆，所述第二层叠堆距所述衬底比所述第一层叠堆距所述衬底更远，并且所述第一间隔物材料层和所述第二间隔物材料层分别形成为第一导电层和第二导电层，或者随后分别被所述第一导电层和所述第二导电层替换；通过图案化所述第二层叠堆来形成远侧阶梯式表面，其中在形成所述远侧阶梯式表面时，所述第二间隔物材料层的横向范围随着距所述衬底的竖直距离而减小；形成穿过所述交替叠堆的存储器叠堆结构，其中所述存储器叠堆结构中的每个存储器叠堆结构包括竖直半导体沟道和存储器膜；形成穿过所述半导体材料层的开口；通过采用多个掩蔽各向异性蚀刻工艺来图案化位于穿过所述半导体材料层的所述开口的区域内的所述第一层叠堆的一部分来形成近侧阶梯式表面，所述多个掩蔽各向异性蚀刻工艺沿从所述衬底指向所述交替叠堆的方向蚀刻所述第一层叠堆的所述部分的未掩蔽区域；以及在所述第一层叠堆的所述近侧阶梯式表面上形成直立阶梯式介电材料部分。

附图说明

图1是根据本公开的实施方案的在衬底上方形成绝缘层和间隔物材料层的交替叠堆之后的示例性结构的示意性竖直剖面图。

图2A是在包括第二绝缘层和第二牺牲材料层的第二层叠堆的层级处形成后向阶梯式介电材料层之后的示例性结构的自顶向下视图。

图2B是沿着图2A的铰接竖直平面B-B'截取的示例性结构的竖直剖视图。

图3A是根据本公开的实施方案的在形成存储器开口之后的示例性结构的自顶向下视图。

图3B是沿着图3A的铰接竖直平面B-B'截取的示例性结构的竖直剖视图。