[发明专利]集成半导体器件及其制造方法

说明书

一种集成半导体器件包含衬底、半导体电路层、第一绝缘层、第二绝缘层和互连层。半导体电路层配置在衬底上方。半导体电路层具有器件部分和隔离部分，且隔离部分位于器件部分之间。第一绝缘层配置在半导体电路层上，且第二绝缘层配置在第一绝缘层上，且互连层配置在半导体电路层上。互连层穿透第一绝缘层和第二绝缘层以电连接半导体电路层的器件部分。第二绝缘层或第一绝缘层和第二绝缘层共同地在半导体电路层的隔离部分上方形成一或多个隔离结构。互连层具有位于器件部分上方的多个第一电路。

技术领域

本公开大体上涉及一种半导体器件。更具体来说，本公开涉及一种在电路之间形成沟槽的集成半导体器件。

背景技术

近年来，例如高电子迁移率晶体管(HEMT)的氮化物半导体器件在例如高功率开关和高频率应用的半导体技术和器件的发展中已经非常普遍。这些器件利用具有不同能带隙的两种材料之间的异质结界面，且电子累积在界面处而形成二维电子气体(2DEG)区，这满足高功率/频率装置的需求。除HEMT以外，具有异质结构的器件的实例还包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。

由于氮化物半导体器件的大小和集成已经取得巨大进展，因此器件上的电连接的密度也随之增加，且电连接之间的间隙减小。目前，需要改进氮化物器件的连接的良率，由此使其适合于大批量生产。

发明内容

根据本公开的一个方面，提供一种集成半导体器件，其具有位于电路之间的一或多个沟槽。集成半导体器件包含衬底、多个半导体电路层、第一绝缘层、第二绝缘层和互连层。这些半导体电路层配置在衬底上方。这些半导体电路层具有多个器件部分和一或多个隔离部分，且隔离部分位于这些器件部分之间。隔离部分在相邻所述器件部分之间提供电隔离。这些半导体电路层中的一些形成至少一个异质结。

在以上公开内容中，第一绝缘层配置在这些半导体电路层上，且第二绝缘层配置在第一绝缘层上，且互连层配置在这些半导体电路层上。互连层穿透第一绝缘层和第二绝缘层以电连接这些半导体电路层的这些器件部分。第二绝缘层或第一绝缘层和第二绝缘层共同地在这些半导体电路层的隔离部分上方形成一或多个沟槽。互连层具有位于这些器件部分上方的多个第一电路。

在本公开的实施例中，每一沟槽包含侧壁。沟槽的侧壁具有连续轮廓。

在本公开的实施例中，沟槽的宽度朝向第一绝缘层中的沟槽的底部部分减小。

在本公开的实施例中，沟槽的宽度朝向第一绝缘层中的沟槽的底部部分增加。

在本公开的实施例中，第一绝缘层和第二绝缘层共同地在隔离部分上方形成阶梯形侧壁。第一绝缘层中的沟槽的宽度小于第二绝缘层中的沟槽的宽度。

在本公开的实施例中，至少一个隔离部分被至少一个对应的沟槽暴露。

在本公开的实施例中，第一绝缘层形成沟槽的底部部分。

在本公开的实施例中，第一电路具有在第一绝缘层内的第一部分和在第二绝缘层内的第二部分。第二部分比第一部分宽。第一电路与第二绝缘层之间的界面与第二绝缘层中的沟槽的侧壁平行。

在本公开的实施例中，集成半导体器件进一步包含保护层和多个导电衬垫。导电衬垫和保护层配置在第二绝缘层和互连层上。保护层和第二绝缘层或保护层以及第一绝缘层和第二绝缘层共同地在隔离部分上方形成沟槽。

在本公开的实施例中，第二绝缘层形成沟槽的底部部分。

在本公开的实施例中，保护层和第二绝缘层在每一隔离部分上方形成多个柱。

在本公开的实施例中，导电衬垫中的两个和其间的沟槽在衬底上的投影具有对准的顶侧和底侧。

在本公开的实施例中，沿着衬底的载体表面的法向量观看，沟槽具有矩形形状。