[实用新型]14bit逐次比较型ADC高速比较器电路

说明书

本实用新型公开了一种14bit逐次比较型ADC高速比较器电路，包含：时钟电路，时钟电路接入CLK信号，输出一个与CLK信号相位相反的CLK_N信号；前置放大电路，前置放大电路与时钟电路的输出端相连并接入CLK信号；数据锁存器电路，数据锁存器电路接入CLK信号；数据缓冲器电路，数据缓冲器电路与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。本实用新型采用了高速数字电路设计，为后续升级打下良好的基础，因为数字比较器具有很好的高频处理能力。

技术领域

本实用新型涉及比较器电路，特别涉及一种14bit逐次比较型ADC高速比较器电路。

背景技术

逐次逼近型SAR ADC设计采样之后就进入了高速比较器电路，对于高位设计，进行比较的运放要求指标会很高，进行比较数据判决一个比较好的设计是采用数字比较器锁存，数字比较器能够在100ps工作，高的工作频率能够满足SAR结构高BIT位判决的速度要求，SAR结构的ADC很难采用模拟比较器，因为工作频段高，一般模拟比较器无法在高频段获得足够的增益达到符合逻辑电平的输出。

发明内容

根据本实用新型实施例，提供了一种14bit逐次比较型ADC高速比较器电路，包含：

时钟电路，时钟电路接入CLK信号，输出一个与CLK信号相位相反的CLK_N信号；

前置放大电路，前置放大电路与时钟电路的输出端相连并接入CLK信号；

数据锁存器电路，数据锁存器电路接入CLK信号；

数据缓冲器电路，数据缓冲器电路与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。

进一步，时钟电路包含：第一MOS管和第二MOS管；

第一MOS管的栅极和第二MOS管的栅极接CLK信号，第一MOS管的源极接VDDA端，第二MOS管的源极接VSS端，第一MOS管的漏极和第二MOS管的漏极相连，用于输出CLK_N信号。

进一步，第一MOS管为PMOS管，第二MOS管为NMOS管。

进一步，前置放大电路包含：第三MOS管、第四MOS管、第五MOS管、第六MOS管以及第七MOS管；

第三MOS管的栅极接入CLK_N信号，第三MOS管的源极接VDDA端，第三MOS管的漏极与第四MOS管的源极、第五MOS管的源极相连；

第四MOS管的栅极接入VIN信号，第四MOS管的漏极与第六MOS管的漏极相连；

第五MOS管的栅极接入VIP信号，第五MOS管的漏极与第七MOS管的漏极相连；

第六MOS管的栅极与第七MOS管的栅极接入CLK信号，第六MOS管的源极、第七MOS管的源极接VSS端。

进一步，第三MOS管、第四MOS管、第五MOS管为PMOS管，第六MOS管、第七MOS管为NMOS管。

进一步，数据锁存器电路包含：第八MOS管、第九MOS管、第十MOS管、第十一MOS管以及第十二MOS管；

第八MOS管的源极接VDDA端，第八MOS管的栅极接入CLK信号，第八MOS管的漏极与第九MOS管的源极、第十MOS管的源极相连；

第九MOS管的栅极与第十MOS管的漏极、第十一MOS管的栅极、第十二MOS管的漏极、数据缓冲器电路相连；

第十MOS管的栅极与第九MOS管的漏极、第十一MOS管的漏极，第十二MOS管的栅极、数据缓冲器电路相连；

第十一MOS管的源极、第十二MOS管的源极接VSS端。