[实用新型]14bit逐次比较型ADC高速比较器电路

权利要求书

1.一种14bit逐次比较型ADC高速比较器电路，其特征在于，包含：

时钟电路，所述时钟电路接入CLK信号，输出一个与所述CLK信号相位相反的CLK_N信号；

前置放大电路，所述前置放大电路与所述时钟电路的输出端相连并接入所述CLK信号；

数据锁存器电路，所述数据锁存器电路接入所述CLK信号；

数据缓冲器电路，所述数据缓冲器电路与所述数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。

2.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述时钟电路包含：第一MOS管和第二MOS管；

所述第一MOS管的栅极和所述第二MOS管的栅极接所述CLK信号，所述第一MOS管的源极接VDDA端，所述第二MOS管的源极接VSS端，所述第一MOS管的漏极和所述第二MOS管的漏极相连，用于输出所述CLK_N信号。

3.如权利要求2所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述第一MOS管为PMOS管，所述第二MOS管为NMOS管。

4.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述前置放大电路包含：第三MOS管、第四MOS管、第五MOS管、第六MOS管以及第七MOS管；

所述第三MOS管的栅极接入所述CLK_N信号，所述第三MOS管的源极接VDDA端，所述第三MOS管的漏极与所述第四MOS管的源极、所述第五MOS管的源极相连；

所述第四MOS管的栅极接入VIN信号，所述第四MOS管的漏极与所述第六MOS管的漏极相连；

所述第五MOS管的栅极接入VIP信号，所述第五MOS管的漏极与所述第七MOS管的漏极相连；

所述第六MOS管的栅极与所述第七MOS管的栅极接入所述CLK信号，所述第六MOS管的源极、所述第七MOS管的源极接VSS端。

5.如权利要求4所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述第三MOS管、所述第四MOS管、所述第五MOS管为PMOS管，所述第六MOS管、所述第七MOS管为NMOS管。

6.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述数据锁存器电路包含：第八MOS管、第九MOS管、第十MOS管、第十一MOS管以及第十二MOS管；

所述第八MOS管的源极接VDDA端，所述第八MOS管的栅极接入所述CLK信号，所述第八MOS管的漏极与所述第九MOS管的源极、所述第十MOS管的源极相连；

所述第九MOS管的栅极与所述第十MOS管的漏极、所述第十一MOS管的栅极、所述第十二MOS管的漏极、所述数据缓冲器电路相连；

所述第十MOS管的栅极与所述第九MOS管的漏极、所述第十一MOS管的漏极，所述第十二MOS管的栅极、所述数据缓冲器电路相连；

所述第十一MOS管的源极、所述第十二MOS管的源极接VSS端。

7.如权利要求6所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述第八MOS管、所述第九MOS管、所述第十MOS管为PMOS管，所述第十一MOS管、所述第十二MOS管为NMOS管。

8.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述数据缓冲器电路包含：第一数据缓冲器和第二数据缓冲器；

所述第一数据缓冲器与所述数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离；

所述第二数据缓冲器与所述数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。