[发明专利]用于时钟偏斜校准的电子电路和方法

说明书

公开了用于时钟偏斜校准的电子电路和方法。所述电子电路包括滤波电路，被配置为对由多相时钟驱动的串行器电路系统输出的数据进行滤波，并且生成表示输入到串行器电路系统的多个多相时钟信号之间的偏斜的差分电压，其中，差分电压的极性表示所述多个多相时钟信号之间的偏斜的极性；离散时间积分器电路系统，被配置为对生成的差分电压进行放大；比较器电路系统，被配置为基于差分电压和期望值来确定差分电压的差异度；以及时钟偏斜校正器电路系统，被配置为：基于确定的差异度来修改所述多个多相时钟信号的上升沿和/或下降沿位置，触发串行器电路系统根据修改后的多个多相时钟信号来输出数据，以及减小所述多个多相时钟信号之间的偏斜。

本申请要求于2020年12月28日在印度专利、外观设计和商标局提交的第202041056753号印度专利申请的优先权的权益，所述印度专利申请的全部内容通过引用包含于此。

技术领域

发明构思的各种示例实施例涉及半导体电路领域，更具体地，涉及用于时钟偏斜检测、校准的方法、其电路和/或其系统。

背景技术

在超高速串行器操作(例如，以20Gbps操作的串行器电路等)中，串行器或解串器可以不按锁相环(PLL)时钟的全时钟速率工作。例如，因为半速率或四分之一速率时钟架构更鲁棒，所以串行器或解串器可以以半速率或四分之一速率时钟架构进行操作。然而，这样的选择伴随着选通到选通误差(strobe-to-strobe error)和/或时钟相位之间的偏斜的成本。2个半速率或4个四分之一速率时钟之间的选通到选通误差或偏斜直接转化为输出处的高频抖动。

图1a示出常规半速率串行器的示例，并且表1示出图1a的半速率串行器的对应真值表。图1b示出理想的2比1串行化的时序图。图1c进一步示出具有对应于半速率串行器架构的时钟I与IB之间的偏斜的非理想时钟，这进而在使用常规半速率串行器时导致串行数据中的高频抖动。因此，至少期望和/或需要减少时钟I与IB之间的偏斜量，以便接近理想的串行化。偏斜被定义为时钟信号的任何两个指定边沿之间的时间间隔偏差。在一个示例中，对于半速率配置，时钟I与IB的上升-上升偏斜可被定义为从时钟I的上升沿到时钟IB的上升沿的时间间隔的偏差(例如，差等)。同样地，上升-下降偏斜可被定义为从时钟I的上升沿到时钟IB的下降沿的时间间隔的偏差等。

图2示出用于高速定时(high-speed clocking)的示例常规正交时钟偏斜校准电路。常规正交时钟偏斜校准电路至少基于异或(XOR)相位检测器，随后是占空比检测电路。然而，放大器和比较器的偏移限制了(例如，减小、抑制等)常规校准电路的残余偏斜性能度量。放大器和比较器的偏移导致在对偏斜的方向和/或极性进行检测的误差，这在时钟偏斜的校准结束时表现为残余偏斜。此外，XOR相位检测器电路的非理想性进一步引入偏斜检测中的误差，并且限制常规校准电路的残余偏斜性能度量。此外，各个时钟I和Q中的占空比失真导致不正确的IQ偏斜检测。其他示例常规解决方案使用已知的可变强度缓冲器提供用于偏斜的校正机制，但是仍然受到上述相同的限制。

与常规机制相关联的另一限制和/或缺点是放大器的使用，放大器导致在比较器的输入处添加噪声。与偏移类似，放大器噪声也影响常规校准电路的残余偏斜性能度量。针对具有多级放大和/或多个放大器的配置，常规机制以添加更多噪声和/或显著消耗更多功率结束。

总之，高速电路(例如，以大于10GHz操作的电路，但是不限于此)中的时钟偏斜误差成为限制电路性能的主要因素之一。例如，时钟偏斜误差导致高速通信电路中的抖动，这消耗高速通信电路的时序裕量的主要份额并且影响通信系统的误码率(BER)。并且在诸如高速模数转换器(ADC)的电路中，时钟偏斜误差导致非均匀采样并影响ADC电路的线性度。因此，时钟偏斜校准电路构成高速电路的重要且关键的部件。尽管时钟偏斜误差本质上是静态的或缓慢变化的，但它被视为通信电路中的高频抖动。

因此，期望和/或需要低功率解决方案，从而以若干飞秒量级的非常高的准确度检测时钟偏斜误差，并校正检测到的时钟偏斜误差。