[发明专利]具有高阈值电压的SiC MOSFET及制造方法

说明书

本发明公开了一种具有高阈值电压的SiC MOSFET，在衬底上表面依次外延有耐压外延层、电流扩展外延层；电流扩展外延层上表面间隔嵌有多个第一p阱区，每个第一p阱区中包围有一个第二p阱区；每个第三p阱区对应遮蔽一个第二p阱区下表面；每个第二p阱区上表面嵌有一个n+源区；相邻第一p阱区之间的电流扩展外延层上表面，依次间隔嵌有p+屏蔽区和一个p+发射区；还包括栅氧化层、多晶硅栅及钝化介质层；另外还包括源极/漏极欧姆接触金属、隔离介质层、源极/栅极/漏极PAD金属。本发明还公开了上述SiC MOSFET的制造方法。本发明SiC MOSFET，阈值电压更高，导通特性与阻断特性良好。

技术领域

本发明属于半导体器件技术领域，涉及一种具有高阈值电压的SiC MOSFET，本发明还涉及该种具有高阈值电压的SiC MOSFET的制造方法。

背景技术

SiC MOSFET作为一款性能优异的半导体开关器件，既继承了宽禁带半导体材料SiC耐高压的优点，又继承了MOSFET开关速度高的特点，同时获得了导通损耗低、阻断电压高、开关速度快、工作频率高等诸多优势，非常适合应用于电力电子开关电路领域。然而，SiC MOSFET常应用在高频、大功率电路中，线路存在的杂散电感在高频工作状态下所产生的电压尖峰容易使SiC MOSFET出现误触发甚至栅击穿等问题。为了避免这一问题，提高SiCMOSFET的阈值电压成为有效的解决方案之一。但是常规SiC MOSFET难以同时兼顾低导通电阻与高阈值电压这两个性能，设计人员往往需要以损失导通性能为代价来提高SiC MOSFET的阈值电压特性指标。但是，以损失导通性能为代价提高SiC MOSFET阈值电压的折衷方式不利于SiC MOSFET综合性能的提升，同时还增加了SiC MOSFET的成本。

发明内容

本发明的目的是提供一种具有高阈值电压的SiC MOSFET，解决了现有SiC MOSFET难以同时兼顾低导通电阻与高阈值电压的问题。

本发明另一目的是提供一种具有高阈值电压的SiC MOSFET的制造方法。

本发明采用的技术方案是，一种具有高阈值电压的SiC MOSFET，包括衬底，衬底表面向上外延有耐压外延层，耐压外延层表面向上外延有电流扩展外延层；电流扩展外延层上表面间隔嵌有多个第一p阱区，每个第一p阱区中包围有一个第二p阱区，各个第二p阱区镶嵌在电流扩展外延层上表面；

电流扩展外延层内镶嵌有多个第三p阱区，每个第三p阱区完全对应遮蔽一个第二p阱区的下表面；每个第二p阱区上表面镶嵌有一个n+源区，每个n+源区的下表面高于所在的第二p阱区的下表面；相邻第一p阱区之间的电流扩展外延层上表面，依次间隔镶嵌有一组p+屏蔽区和一个p+发射区；p+发射区与第一p阱区之间的电流扩展外延层上表面、与p+发射区最近邻的第一p阱区的上表面、靠近p+发射区一侧的第二p阱区的上表面、靠近p+发射区一侧区域的n+源区上表面共同覆盖有栅氧化层；栅氧化层的上方覆盖有多晶硅栅；栅氧化层侧壁、多晶硅栅侧壁、多晶硅栅上表面边缘共同覆盖有钝化介质层；没有覆盖栅氧化层及钝化介质层的第一p阱区上表面、第二p阱区上表面、n+源区上表面共同覆盖有源极欧姆接触金属，p+屏蔽区上表面、p+屏蔽区之间的电流扩展外延层的上表面共同覆盖有源极欧姆接触金属；

钝化介质层上表面覆盖有隔离介质层，包裹着多晶硅栅与栅氧化层侧壁但未被源极欧姆接触金属包裹的钝化介质层外侧侧壁也覆盖有隔离介质层)，未被隔离介质层覆盖的源极欧姆接触金属的上表面覆盖有源极PAD金属，未被钝化介质层覆盖的多晶硅栅的上表面覆盖有栅极PAD金属；

衬底的下表面覆盖有漏极欧姆接触金属，漏极欧姆接触金属的下表面覆盖有漏极PAD金属。

本发明采用的另一技术方案是，一种具有高阈值电压的SiC MOSFET的制造方法，按照以下步骤实施：

1)通过物理气相传输法制备n型4H-SiC的衬底；