[发明专利]晶圆封装方法、装置、电子设备及存储介质

说明书

本申请提供一种晶圆封装方法、装置、电子设备及存储介质，涉及半导体技术领域，该方法包括：对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；基于所述目标晶圆图对所述多个晶圆进行封装。采用本申请实施例提供的方法能够提高风险芯片剔除效率。

技术领域

本申请涉及半导体领域，具体而言，涉及一种晶圆封装方法、装置、电子设备及存储介质。

背景技术

目前芯片集成度越来越高，芯片的测试也越来越复杂，对芯片质量要求高的应用场景，如汽车电子和工业级芯片等，在晶圆制造工程中，如果某一区域出现异常，通常其附近区域也存在同样的风险。然而在测试过程中，这些区域芯片往往由于临界或者是非致命物理损伤，并没有被测试筛选出来，导致芯片最终流入到客户端，造成极大的损失。

目前要降低芯片的失效率、或需要保证芯片失效率达到要求，须对每一颗芯片进行检测，检测和剔除风险芯片的效率低下。

发明内容

本申请实施例的目的在于提供一种晶圆封装方法、装置、电子设备及存储介质，用以提高风险芯片剔除效率。

第一方面，本申请实施例提供一种晶圆封装方法，包括：

对晶圆进行晶圆测试，获取与所述晶圆对应的测试晶圆图，所述测试晶圆图中记录有所述晶圆中每个芯片的位置和对应的测试结果；

基于所述测试结果叠加多个所述测试晶圆图，确定多个所述晶圆中每个位置的所述芯片是否为风险芯片，生成目标晶圆图；以及

基于所述目标晶圆图对所述多个晶圆进行封装。

在上述实现过程中，通过对多个晶圆的测试晶圆图进行叠加，生成能够更明显体现晶圆异常区域的目标晶圆图，从而确定同一批次晶圆中风险芯片所在的风险区域，通过目标晶圆图对晶圆中的芯片进行封装，从而可以避免对每个芯片进行检测而导致时间成本增加的问题，能够快速剔除可能筛漏的风险芯片，提高芯片质量。

可选地，所述基于所述测试结果叠加多个所述测试晶圆图包括：

将第一个所述测试晶圆图作为初始晶圆图，依次读取下一个所述测试晶圆图并与参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片；以及

基于所述比较结果更新所述初始晶圆图，在读取完成多个所述测试晶圆图并基于所述比较结果对所述初始晶圆图进行更新后，得到所述目标晶圆图。

在上述实现过程中，通过叠加多个晶圆中的失效信息从而在目标晶圆图中确定风险区域，在对晶圆进行封装时便可以基于一个目标晶圆图对一批次的多片晶圆进行封装，从而能够提高芯片质量，提高封装效率。同时，还可以基于目标晶圆图对风险芯片进行失效追踪，便于找出导致该区域异常的原因。

可选地，所述依次读取下一个所述测试晶圆图并与所述参考晶圆图进行比较，得到比较结果，确定所述测试晶圆图中每个位置的芯片是否为所述风险芯片包括：

将所述测试晶圆图与所述参考晶圆图进行逐位比较；

在所述测试晶圆图中的第一位置为失效位置时，记录所述失效位置并确定所述失效位置对应的芯片为所述风险芯片；

在所述测试晶圆图中的第一位置为合格位置时，确定所述参考晶圆图中与所述第一位置相关的位置是否为失效位置，若是，则确定所述合格位置对应的芯片为所述风险芯片。

在上述实现过程中，采取生成参考晶圆图的方式，叠加制定批次的测试晶圆图生成参考晶圆图，通过参考晶圆图确定晶圆中哪些位置的芯片容易存在质量风险，再通过将参考晶圆图和测试晶圆图进行对比从而剔除对应位置的芯片，从而能够提高芯片的良品率，提高对风险芯片的剔除效率。