[发明专利]一种分数分频锁相环频率综合器

说明书

一种分数分频锁相环频率综合器，通过对压控振荡器VCO频率的数字计数在参考频率及其分频频率上采样差分并与设置的数值比较后控制积分器的充放电得到控制VCO的控制电压，或者直接选择压控振荡器接入的谐振电容来锁定所需综合器的输出频率。本发明能够满足较小频率步进间隔的同时，可以较少在锁定频率变化较大时的锁定时间，同时提高输出频率的频谱纯度。

技术领域

本发明涉及频率综合器领域，特别是指一种分数分频锁相环频率综合器。

背景技术

频率综合器是很多电子和通信系统中不可或缺的关键部件，它可以准确地产生所需的任意频率。而锁相环技术由于能够将时间上将相位和频率的误差转换为校正频率的差别，所以能够通过数字电路分频和环路控制的方式，而无需多次混频产生所需频率，降低了模拟高频电路的复杂性，所以锁相环频率综合器被广泛应用。

锁相环频率综合器通常可以通过分频得到整数倍于参考频率的输出频率，而当所需产生的频率较高，而频率步进间隔较小的时候，往往需要降低参考频率满足频率步进间隔的要求，而当频率变化较大时，锁定的时间就会很长。所以，现代都采用分数分频锁相环频率综合器。而分数分频锁相环频率综合器采用的周期性改变分频数来得到一个平均的分数分频，所以分数分频锁相环频率综合器的频谱上会有很多谐波的峰值毛刺，从而减低了输出频率的频谱纯度。即使采用了sigam-delta调制技术，输出频率的频谱纯度也只能得到部分改善。

发明内容

本发明的主要目的在于克服现有技术中的上述缺陷，提出一种分数分频锁相环频率综合器，能够满足较小频率步进间隔的同时，可以较少在锁定频率变化较大时的锁定时间，同时提高输出频率的频谱纯度。

本发明采用如下技术方案：

一种分数分频锁相环频率综合器，包括压控振荡器VCO，其特征在于：还包括频率计数器、多路数字鉴频电路、加法器和积分器；该频率计数器的输入端与压控振荡器VCO输出端相连以对输出频率进行计数得到VCO频率；该多路数字鉴频电路与频率计数器相连，其工作在参考频率或分频频率上且将VCO频率与设定值之间的误差转换为电压信号并进行放大；该加法器的输入端与多路数字鉴频电路的输出端相连以进行叠加，加法器的输出端与积分器相连；该积分器与压控振荡器VCO相连对电压信号进行积分后反馈至压控振荡器VCO。

优选的，包括有第一分频器和第二分频器；所述多路数字鉴频电路包括第0路数字鉴频电路、第1路数字鉴频电路和第2路数字鉴频电路；该第一分频器输入参考频率，输出第一分频频率至第1路数字鉴频电路；该第二分频器输入第一分频频率，输出第二分频频率至第2路数字鉴频电路；该第0路数字鉴频电路输入参考频率。

优选的，每路所述鉴频电路包括有寄存器、第一减法器、第二减法器、比较器、乘法器和判决器；该寄存器的一输入端与所述频率计数器的输出端相连以锁存数值，另一输入端输入参考频率或分频频率；该寄存器的输出端连接第一减法器以计算频率差绝对值；该第二减法器的输入端连接第一减法器以将预设值与频率差绝对值相减得到频率误差，输出端连接比较器以将频率误差与阈值T进行比较；该乘法器一输入端与第二减法器输出端相连，另一输入端与比较器输出端相连；该判决器与乘法器的输出端相连以进行三电平量化判决。

优选的，当第0路数字鉴频电路、第1路数字鉴频电路和第2路数字鉴频电路中，每一路的频率误差均大于阈值T时，第0路数字鉴频电路的比较器产生输出，其他两路输出为0。

优选的，当第1路数字鉴频电路中的频率误差小于阈值T，第2路数字鉴频电路中的频率误差大于等于T，则第1路数字鉴频电路的比较器产生输出，其他两路输出为0。

优选的，当第2路数字鉴频电路中的频率误差小于阈值T，则第2路数字鉴频电路的比较器产生输出，其他两路输出为0。