[发明专利]具有栅间介质区的分离栅MOS器件及制造方法

说明书

本发明提供一种具有栅间介质区的分离栅MOS器件及其制造方法，包括：第一导电类型衬底、第一导电类型第一外延层、第一导电类型第二外延层、第一导电类型第三外延层、第二导电类型阱区、第二导电类型重掺杂区、第一导电类型重掺杂区、第一分离栅槽、第二分离栅槽、分离栅隔离介质层、控制栅隔离介质层、栅间介质区、分离栅、源极金属孔。本发明具有第一分离栅和第二分离栅之间的栅间介质区和含SiN层的沟槽内介质层，栅间介质区可为具有第一导电类型重掺杂的硅层、具有PN条交替的结构、High‑K材料；沟槽侧壁为引入SiN的复合介质层，在相同工艺水准下，SiN层的存在有利于保持沟槽形貌，减小后续工艺对沟槽的影响，提高可靠性。

技术领域

本申请属于功率半导体领域，涉及一种分离栅VDMOS器件结构及其制造方法，该结构的两个多晶硅栅分别处于两个槽中，且两栅之间存在栅间介质区，在分离栅槽中引入含SiN层的沟槽内介质层。

背景技术

沟槽型分离栅(Shield Gate Trench，SGT)晶体管自提出以来由于其低比导通电阻和低栅漏耦合电容得到广泛的应用。器件的导通电阻主要由漂移区电阻和沟道电阻构成，提高漂移区的掺杂浓度和减小沟道长度是最常见的优化方法，或者将器件的元胞尺寸进一步缩小。SGT晶体管的栅电容有Cgd(栅极与漏极间电容)，Cgs(栅极与源极间电容)，Cds(漏极与源极间电容)，与晶体管的动态特性、动态损耗直接相关。伴随器件设计朝着小型化、高密度发展，一方面，器件结构的设计需要具有低比导、低电容的特点，另一方面，对器件的制造工艺也提出了新的要求。

发明内容

鉴于以上所述现有技术，本发明的目的在于提供一种具有小尺寸、低导通电阻、低电容的沟槽分离栅VDMOS器件结构。

本发明的另一目的在于提供一种沟槽分离栅VDMOS器件结构的制造方法。

为实现上述发明目的，本发明技术方案如下：

一种具有栅间介质区的分离栅MOS器件，包括：

第一导电类型衬底100，位于第一导电类型衬底100上方的第一导电类型第一外延层110，位于第一导电类型第一外延层110上方的第一导电类型第二外延层111，位于第一导电类型第二外延层111上方的第一导电类型第三外延层112；

从第一导电类型第一外延层110上表面向下开设有第一分离栅槽120，从第一导电类型第三外延层112上表面向下开设有第二分离栅槽140，两个分离栅槽之间存在栅间介质区130；第一分离栅槽120内设有多重沟槽介质层，包括第一沟槽介质层121、第一沟槽介质层121内部的第二沟槽介质层122、第二沟槽介质层122内部的第三沟槽介质层123，在第三沟槽介质层123内设有分离栅124，分离栅隔离介质层125位于分离栅124上方，分离栅隔离介质层125和多重沟槽介质层将分离栅包围住，第二分离栅槽140内具有控制栅隔离介质层126，在控制栅隔离介质层126内设有控制栅127，在控制栅127上方存在隔离氧化层160；

两个元胞的第二分离栅槽140之间设有第二导电类型阱区150，第二导电类型阱区150上方为第一导电类型重掺杂区151，第一导电类型重掺杂区151侧面为源极金属孔161，源极金属孔161下方为第二导电类型重掺杂区152，源极金属孔161穿过第一导电类型重掺杂区151至第二导电类型重掺杂区152。

作为优选方式，先于所述第一导电类型第一外延层110中形成第一分离栅槽120、第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123、分离栅124、分离栅隔离介质层125，再于所述第一导电类型第二外延层111中形成栅间介质区130，最后于所述第一导电类型第三外延层112中形成第二分离栅槽140、控制栅隔离介质层126、控制栅127。

作为优选方式，所述第一沟槽介质层121和第三沟槽介质层123的材料为氧化硅，第二沟槽介质层122的材料为氮化硅。