[发明专利]集成金属电阻层的制造方法

说明书

本发明公开了一种集成金属电阻层的制造方法，包括：步骤一、选定金属电阻层的形成位置，金属电阻层的形成位置位于后段工艺中的一层镶嵌了铜连线的层间膜的表面；步骤二、在半导体衬底上完成选定层铜连线和选定层层间膜的形成工艺；步骤三、形成金属电阻层，包括分步骤：步骤31、沉积金属电阻层的材料层；步骤32、对金属电阻层的材料层进行图形化刻蚀在选定的区域中形成金属电阻层；步骤四、形成后一层铜连线和后一层铜连线底部的通孔，后一层铜连线底部的通孔采用两种不同高度。本发明能降低工艺控制难度和风险，扩大电路设计的选择性。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种集成金属电阻层的制造方法。

背景技术

现有先进逻辑芯片工艺中，高电阻(high resistance，Hi-R)层为电路设计中用于实现降低电压和电流的关键要素。现有方法中，一种高电阻层是采用金属电阻层实现，用于实现高电阻层的金属电阻层也称为高电阻金属层(Hi-R metal layer)。现有高电阻金属层形成在接触栓与栅极结构之间的第零层层间膜即内介电层中，这会增加工艺控制难度。

下面结合附图1进行说明。如图1所示，是现有集成金属电阻层的制造方法形成的器件的结构示意图；现有集成金属电阻层的制造方法将金属电阻层108集成在栅极结构105顶部的第零层层间膜107中，现说明如下：

在半导体衬底101上形成有前段工艺(FEOL)结构。

所述半导体衬底101包括硅衬底。

所述前段工艺包括在所述半导体衬底101上形成栅极结构105以及在所述栅极结构105两侧形成源区和漏区的步骤。所述半导体衬底101通常会同时集成NMOS和PMOS，NMOS和PMOS都形成于对应的有源区中，有源区需要通过形成浅沟槽隔离102进行定义。在PMOS的形成区域中还形成有N型阱103，在NMOS的形成区域中还形成有P型阱104。

所述栅极结构105包括依次叠加的栅介质层和栅极导电材料层，所述栅介质层为栅氧化层或者为高介电常数层。

在所述栅极结构105的侧面形成有侧墙106。所述源区和所述漏区和所述侧墙106自对准。

第零层层间膜107分多步形成，在第零层层间膜107形成过程中且在第零层层间膜207生长到高于所述栅极结构105的顶部表面的位置处，进行形成金属电阻层108的形成工艺。

金属电阻层108的形成工艺包括：

沉积所述金属电阻层108的材料层，所述金属电阻层108的材料层的电阻率高于铜的电阻率。所述金属电阻层108的材料层包括氮化钛层或钴层。通常，在沉积所述金属电阻层108的材料层之后还包括沉积氮化硅层109的步骤。

对所述金属电阻层108的材料层进行图形化刻蚀在选定的区域中形成所述金属电阻层108。

之后，继续进行第零层层间膜107的生长直至到达所需的厚度。

进行接触栓110的开口的刻蚀和填充形成接触栓110。组成接触栓110的金属通常为金属钨。

后续则进行铜互连线工艺，铜互连线包括多层铜连线以及铜连线底部的通孔。图1中显示了两层铜连线。第一层铜连线113a的底部之间和接触栓110之间接触，故第一层铜连线113a的底部不会形成通孔，故通常采用单大马士革工艺形成第一层铜连线113a。所述第一层铜连线113a的形成过程中会先形成第一层碳掺杂氮化硅(NDC)层112a和第一层层间膜111a，第一层NDC层112a用于扩散铜在上下层间膜之间扩散。之后，进行光刻加刻蚀工艺形成所述第一层铜连线113a的沟槽，之后在沟槽中形成阻障层和金属铜并进行化学机械研磨工艺形成所述第一层铜连线113a。