[发明专利]用于掺杂区的导电通道的制造方法、沟槽型MOSFET器件及其制造方法在审
| 申请号： | 202111078843.X | 申请日： | 2021-09-15 |
| 公开（公告）号： | CN113782429A | 公开（公告）日： | 2021-12-10 |
| 发明（设计）人： | 刘坚;蔡金勇 | 申请（专利权）人： | 杭州芯迈半导体技术有限公司 |
| 主分类号： | H01L21/308 | 分类号： | H01L21/308;H01L21/768;H01L21/336;H01L29/78 |
| 代理公司： | 北京成创同维知识产权代理有限公司 11449 | 代理人： | 蔡纯;张靖琳 |
| 地址： | 310051 浙江*** | 国省代码： | 浙江;33 |
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| 摘要： | |||
| 搜索关键词： | 用于 掺杂 导电 通道 制造 方法 沟槽 mosfet 器件 及其 | ||
1.一种用于掺杂区的导电通道的制造方法，其特征在于，包括：
在半导体层上形成介质层，所述半导体层包括掺杂区；
在所述介质层中形成开口；
在所述开口的侧壁形成侧墙；
经由所述开口对所述半导体层进行蚀刻，形成到达所述掺杂区的导电孔；以及
在所述导电孔中填充导电材料形成导电通道，
其中，所述侧墙用于减小所述导电通道的横向尺寸。
2.根据权利要求1所述的制造方法，其特征在于，在所述开口的侧壁形成侧墙的步骤包括：
在所述介质层的表面和所述开口中形成阻挡层；
去除所述介质层表面的所述阻挡层和去除所述开口底部的阻挡层，所述开口侧壁的阻挡层形成侧墙。
3.根据权利要求1所述的制造方法，其特征在于，在所述介质层中形成开口的步骤包括：
在所述介质层上形成图案化的掩膜层；
通过所述掩膜层将所述掩膜层中的图案转移到所述介质层中形成开口。
4.一种沟槽型MOSFET器件的制造方法，其特征在于，包括：
在半导体衬底上形成外延层；
在所述外延层中形成沟槽结构、体区和源区，所述体区与所述沟槽结构邻接，所述源区位于所述体区中；
在所述外延层的表面形成介质层；
在所述介质层中形成开口；
在所述开口的侧壁形成侧墙；
经由所述开口对所述外延层进行蚀刻，形成到达所述体区的导电孔；以及
在所述导电孔中填充导电材料形成导电通道，
其中，所述侧墙用于减小所述导电通道的横向尺寸。
5.根据权利要求4所述的制造方法，其特征在于，所述沟槽型MOSFET器件的元胞区为所述体区的外周边围绕的区域，并且所述导电通道邻接所述体区的外周边。
6.根据权利要求5所述的制造方法，其特征在于，在所述开口的侧壁形成侧墙的步骤包括：
在所述介质层的表面和所述开口中形成阻挡层；
去除所述介质层表面的所述阻挡层和去除所述开口底部的阻挡层，所述开口侧壁的阻挡层形成侧墙。
7.根据权利要求5所述的制造方法，其特征在于，所述沟槽结构包括：位于所述外延层中的沟槽；位于所述沟槽中的绝缘层、第一栅极导体、栅氧化层和第二栅极导体，所述绝缘层围绕所述沟槽侧壁并包围所述第一栅极导体，所述栅氧化层位于所述沟槽上部侧壁，所述第二栅极导体位于沟槽上部的所述绝缘层上。
8.根据权利要求5所述的制造方法，其特征在于，在所述导电孔中填充导电材料形成导电通道的步骤之后，还包括：在所述衬底的第二表面形成第二导电层。
9.一种沟槽型MOSFET器件，采用如权利要求4-8中任一项所述的制造方法形成。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
