[发明专利]具有PUC结构的3D NAND闪存器件及其制备方法

说明书

本公开提供了一种具有PUC结构的3D NAND闪存器件及其制备方法。其中，该3D NAND闪存器件包括衬底结构，衬底结构作为PUC结构的支撑结构，设置于PUC结构下方；其中，衬底结构通过金属诱导横向结晶工艺处理形成，以提高衬底结构的迁移率，降低电子和空穴的传输影响。因此，可以实现对具有PUC结构的3D NAND闪存器件中“衬底”的性能优化，改善衬底结构的结晶晶粒尺寸，从而增大晶粒尺寸，减小晶界数量和陷阱数量，进一步提高“衬底”迁移率，降低对电子和空穴的传输的影响。

技术领域

本公开涉及存储器技术领域，尤其涉及一种具有PUC结构的3DNAND闪存器件及其制备方法。

背景技术

现有技术中的3D NAND闪存器件中，通常会采用在外围的CMOS电路上继续制备存储单元阵列(Peripheral Under Core，PUC)的PUC结构来减小芯片(即die)的尺寸。其中，在这种具有PUC结构的3D NAND闪存器件中，当外围CMOS电路制备完成后，可以通过生长出多晶硅层作为存储单元阵列的“衬底”。但是，现有技术中直接采用退火结晶的方式进行多晶硅层衬底(即衬底结构)结晶的方式，使得衬底结构的晶粒尺寸较小，存在大量的晶界，并且晶界的方向和位置都是随机的。因此，衬底结构存在大量的晶界处，会存在许多陷阱，导致该“衬底”迁移率降低，对电子和空穴的传输造成影响。

发明内容

(一)要解决的技术问题

为解决现有技术中衬底结构直接采用退火结晶所造成的晶界处存在缺陷影响器件性能的技术问题，本公开提供了一种具有PUC结构的3D NAND闪存器件及其制备方法，以优化具有PUC结构的3D NAND闪存器件中“衬底”的性能，改善衬底结构的结晶晶粒尺寸，以增大晶粒尺寸，减小晶界数量和陷阱数量，从而提高“衬底”迁移率，降低对电子和空穴的传输的影响。

(二)技术方案

本公开的一个方面提供了一种具有PUC结构的3D NAND闪存器件，其中，包括衬底结构，衬底结构作为PUC结构的支撑结构，设置于PUC结构下方；其中，衬底结构通过金属诱导横向结晶工艺处理形成，以实现横向诱导结晶，晶界方向应多为垂直方向，提高衬底结构的迁移率，降低电子和空穴的传输影响。

根据本公开的实施例，衬底结构包括多晶硅层，多晶硅层设置于衬底结构的上部，与PUC结构的下部连接设置。

根据本公开的实施例，多晶硅层包括未掺杂多晶硅层、N型多晶硅层、P型多晶硅层和离子注入多晶硅层中至少之一。

根据本公开的实施例，衬底结构还包括诱导形成层、间隔层和电路层。诱导形成层设置于多晶硅层下方，用于作为衬底结构的导电层；间隔层设置于诱导形成层下方；电路层设置于间隔层下方；其中，间隔层用于间隔电路层和诱导形成层，以确保在金属诱导横向结晶工艺处理的过程中，诱导形成层不会对电路层产生影响。

根据本公开的实施例，诱导形成层材料为金属和/或对应的金属硅化物；间隔层为TEOS层；电路层为CMOS层。

本公开的另一个方面提供了一种上述的具有PUC结构的3D NAND闪存器件的制备方法，其中，包括：形成衬底结构；在衬底结构上形成PUC结构，以构成3D NAND闪存器件；其中，在形成衬底结构中，包括：通过金属诱导横向结晶工艺处理形成衬底结构，以提高衬底结构的迁移率，降低电子和空穴的传输影响。

根据本公开的实施例，在通过金属诱导横向结晶工艺处理形成衬底结构中，包括：形成初始衬底结构；对初始衬底结构进行金属诱导横向结晶工艺处理，形成衬底结构；其中，初始衬底结构包括自下而上依次设置的初始电路层、初始间隔层、非晶硅层和诱导层，分别用于形成衬底结构的电路层、间隔层、多晶硅层和诱导形成层。

根据本公开的实施例，在形成初始衬底结构中，包括：在初始电路层上形成初始间隔层；在初始间隔层上形成非晶硅层；在非晶硅层上形成诱导层。