[发明专利]基于非易失存储器的乘法装置

说明书

本发明提供了一种基于非易失存储器的乘法装置，包括：数据存储电路及电压降电路；数据存储电路包括：非易失存储器，非易失存储器两端分别连接到数据存储电路的位线BL及位线BLB，所述非易失存储器包括：至少两个存储单元，所述的存储单元串联连接；所述电压降电路通过一晶体管连接到数据存储电路的位线BLB；所述位线BL一端连接高电平以使非易失存储器向位线BLB放电生成第一电信号，所述位线BLB连接低电平，电压降电路通过晶体管控制位线BLB接地以生成第二电信号，以根据所述第一电信号和第二电信号实现乘法运算。本发明提供的基于非易失存储器的乘法装置，能够在开关比较低的非易失存储器中实现多比特乘法。

技术领域

本发明涉及存储器技术，具体的讲是一种基于非易失存储器的乘法装置。

背景技术

深度神经网络是近年来人工智能领域非常热门的一个方向，该技术的核心思想来源于大脑的层次处理机制，通过不断地乘法和加法操作来对数据进行处理，可以广泛应用于图像分类、自然语言处理、自动驾驶等领域。随着近年来计算机数据爆炸式的增长，深度神经网络对计算系统的性能要求越来越高。目前的计算平台主要是基于冯诺依曼架构的，即计算单元和数据是分离的。在指令执行阶段，处理器根据指令通过总线从内存中获取数据，完成计算后再将结果通过总线写回内存。这种存算分离的设计虽然提高了计算系统的计算能力，但是内存和计算单元通过总线连接的方式同样限制了数据传输的带宽，同时也会产生较长的时间延迟和巨大的功耗。因此，为了解决这一问题，提出了内存计算(Computing-In-Memory，缩写为CIM)平台，即在内存阵列中进行运算的硬件设计。通过在内存中完成深度神经网络中的乘法操作，可以大大减小数据传输，实现更节能更高效的信息处理。

目前，构建内存计算平台的主要存储器为传统的CMOS存储器和非易失存储器(Non-volatile Memory，缩写为NVM)。然而，随着CMOS工艺尺寸的不断缩小，面积和功耗成为制约CMOS技术发展的关键因素。而非易失存储器因其非易失性，低功耗，集成度高，以及与CMOS有良好兼容性等特点，有望成为下一代主流通用存储器。因此，越来越多的研究倾向于使用非易失存储器构建内存计算平台。在基于NVM的内存计算平台中，通过同时激活多个存储单元，检测区分这些存储单元在位线上形成的电流或电压以实现相应的逻辑或运算操作。然而，这一方案是有条件限制的，即在不同的运算结果之间的电压或电流差必须足够大以满足电路的稳定性要求。

现有技术的一种基于阻变存储器(RRAM)的二值神经网络(Binary NeuralNetworks，缩写为BNN)内存计算的设计方案。通过对RRAM数据存储阵列外围电路进行修改，同时选中存储阵列中的两行存储单元、利用不同的状态代表不同的数值，从而实现了同或逻辑操作。该设计的主要工作原理是通过使用灵敏放大器，来检测位线电压信号的差异，从而完成逻辑的操作。该方案只能完成一些简单的逻辑操作，因为逻辑操作的结果相对单一，通过灵敏放大器可以很容易的将结果读出。但是，该结构在进行逻辑操作时，对存储器的开关比有一定的要求，必须要开关比足够高，才可能准确的完成逻辑操作。此外，对于比较复杂的运算操作，比如多比特精度的乘法，运算结果有很多种情况，如果采用这种结构设计，其结果就是每种输出信号之间的差异很小，因此根本无法准确读出乘法的结果。

现有技术还有一种基于RRAM的模拟内存计算方案，该方案设计了一个54×108的RRAM交叉开关阵列，利用专门的混合信号电路激活相应的交叉位元并进行相应的操作。根据所调制的模拟信号的差异，可以选中不同的存储单元，从而产生不同的输出信号。但是该方案利用模拟信号来选择相应的存储单元，在存储阵列比较大的情况下，就需要产生很多不同的模拟信号来进行选择，因此，其信号裕度可能会很小，导致信号难以准确区分。

因此，对于一些开关比低的非易失性存储器，在传统的存储器阵列中难以实现乘法等复杂的运算操作。鉴于此，有必要设计一种新的基于非易失存储器的内存计算阵列以解决上述技术问题。

发明内容