[发明专利]半导体存储装置

说明书

本发明的一实施方式提供一种缩短通电读出处理所用时间的半导体存储装置。一实施方式的半导体存储装置具有：存储器面(P0)，能存储用户数据及系统信息；存储器面(P1)，能存储用户数据及系统信息；存储器面(P0)的锁存电路(ADL)，能存储从存储器面(P0)读出的系统信息的偶数比特数据或奇数比特数据中的一个；存储器面(P1)的锁存电路(ADL)，能存储从存储器面(P1)读出的系统信息的偶数比特数据或奇数比特数据中的另一个；以及定序器(27)。定序器(27)并行地执行读出偶数比特数据并存储到存储器面(P0)的锁存电路(ADL)中的第1处理、与读出奇数比特数据并存储到存储器面(P1)的锁存电路(ADL)中的第2处理。

相关申请

本申请享有以日本专利申请2020-157807号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

NAND(Not-And，与非)型闪速存储器之类的非易失性存储器例如在存储器系统启动时，执行从指定的存储区域读出设定参数等系统信息的通电读出处理。如果系统信息的数据量增加，则读出系统信息的时间变长，通电读出处理所用时间变长。

发明内容

本发明的一实施方式的目的在于提供一种缩短通电读出处理所用时间的半导体存储装置。

一实施方式的半导体存储装置具有：第1存储单元阵列，能存储用户数据及系统信息，所述系统信息是所述用户数据的写入动作及读出动作所使用的信息；第2存储单元阵列，能存储所述用户数据及所述系统信息；第1锁存电路，能存储从所述第1存储单元阵列读出的所述系统信息的偶数比特数据或奇数比特数据中的一个即第1比特数据；第2锁存电路，能存储从所述第2存储单元阵列读出的所述系统信息的所述偶数比特数据或所述奇数比特数据中的另一个即第2比特数据；以及控制电路，并行地执行读出所述第1比特数据并存储到所述第1锁存电路的第1处理、与读出所述第2比特数据并存储到所述第2锁存电路的第2处理。

附图说明

图1是表示第1实施方式的存储器系统的构成例的框图。

图2是表示第1实施方式的非易失性存储器的构成例的框图。

图3是表示第1实施方式的三维结构NAND存储器的块的电路构成例的图。

图4是第1实施方式的三维结构NAND存储器的块的剖视图。

图5是表示第1实施方式的，从多个位线侧俯视时的存储单元阵列中的块的配置的图。

图6是表示第1实施方式的阈值区域的一例的图。

图7是表示第1实施方式的感测放大器的具体构成的一例的电路图。

图8A是表示第1实施方式的感测放大器的动作波形的图。

图8B是表示第1实施方式的电压感测方式中的感测放大器的动作波形的一例的图。

图9是表示第1实施方式的电流感测方式的读出时的电压的变化的波形图。

图10是表示第1实施方式的电压感测方式的读出时的电压的变化的波形图。

图11是示意性地表示第1实施方式的多个位线中的第偶数个位线与第奇数个位线的配置的图。

图12是用于说明针对第1实施方式的第偶数个位线与第奇数个位线，分别读出数据的情况的图。

图13是表示第1实施方式的，从2个存储器面读出系统信息的处理流程的图。

图14是表示第1实施方式中的系统信息的读出时间的比较的图。