[发明专利]一种浪涌防护芯片及其制备方法

说明书

本发明公开了浪涌防护芯片，包括衬底、形成在衬底上的第一外延层、第一外延层上的第一注入区、第一注入区上的第二注入区、第二注入区上的第二外延层、自第二外延层延伸至第一外延层内的第一沟槽，第一沟槽填充氧化硅，位于第一沟槽之间与第一沟槽侧壁连接的第二沟槽、第二沟槽内填充第三外延层，形成在第二沟槽内的第三注入区、第二外延层内的第四注入区，形成在第二外延层、第一沟槽、第二沟槽上的介质层，在介质层上并对应设置在第三注入区上的第一接触孔、第四注入区上的第二接触孔、介质层上并填充第一接触孔、第二接触孔的第一金属层，及形成在衬底下的第二金属层。本发明还提供浪涌防护芯片制备方法，降低寄生电容和高频电路信号衰减。

技术领域

本发明属于半导体芯片制造工艺技术领域，具体涉及一种浪涌防护芯片及其制备方法。

背景技术

浪涌防护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等特点，因而在电压瞬变和浪涌防护上得到了广泛的应用。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，这样使得浪涌防护芯片的浪涌放电通路和自身的钳位电压很难保护敏感电路不受浪涌的冲击，由于电子器件中通常存在静电放电和其他一些电压浪涌形式随机出现的瞬态电压，使得高频电路信号易受到干扰，降低了浪涌保护芯片的工作性能。

发明内容

有鉴于此，本发明提供了一种可以降低寄生电容、降低高频电路信号衰减的浪涌防护芯片及其制备方法，来解决上述存在的技术问题，具体采用以下技术方案来实现。

第一方面，本发明提供了一种浪涌防护芯片，包括：

第一导电类型的衬底；

形成在所述衬底的上表面的第二导电类型的第一外延层；

形成在所述第一外延层上的第二导电类型的第一注入区；

形成在所述第一注入区上的第一导电类型的第二注入区；

形成在所述第二注入区上的第一导电类型的第二外延层；

自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽；所述第一沟槽内填充氧化硅；

位于所述第一沟槽之间并与所述第一沟槽的侧壁连接的第二沟槽，所述第二沟槽内填充第二导电类型的第三外延层；

形成在所述第二沟槽内的第一导电类型的第三注入区、形成在所述第二外延层内的第一导电类型的第四注入区，所述第三注入区关于所述第四注入区对称排列；

形成在所述第二外延层、所述第一沟槽、所述第二沟槽上的介质层，形成在所述介质层上并对应设置在所述第三注入区上的第一接触孔、所述第四注入区上的第二接触孔，形成在所述介质层上并填充所述第一接触孔、所述第二接触孔的第一金属层，以及形成在所述衬底的下表面的第二金属层。

作为上述技术方案的进一步改进，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

作为上述技术方案的进一步改进，所述第二沟槽的深度小于所述第一沟槽的深度，所述第一沟槽垂直于所述衬底的投影面积大于所述第二沟槽垂直于所述衬底的投影面积。

作为上述技术方案的进一步改进，所述第四注入区垂直于所述衬底的投影面积大于所述第三注入区垂直于所述衬底的投影面积。

第二方面，本发明还提供了一种浪涌防护芯片的制备方法，包括以下步骤：

提供第一导电类型的衬底；

在所述衬底的上表面形成第二导电类型的第一外延层；