[发明专利]一种并行总线抗干扰的数字滤波方法

说明书

本发明涉及一种并行总线抗干扰的数字滤波方法，包含以下步骤：S1：利用FPGA或CPLD的总线采样时钟采样干扰信号，并在测试引脚上输出该干扰信号；S2：根据干扰信号宽度和采样时钟周期确定滤波位数；S3：对所述干扰信号进行滤波处理。本发明提供的数字滤波方法能够很好地滤除一些信号毛刺干扰，可提高总线的准确性和可靠性，同时并不会降低总线的速率；相比于在硬件上进行布局的改进，这种方法简单灵活，只需要在FPGA或CPLD的代码上进行优化就可以很好地解决问题；针对不同的干扰强度，可以灵活调整滤波器的宽度，提高时序的可靠性；并行总线易受干扰，可以灵活选择对特定信号做滤波。

技术领域

本发明涉及数字滤波领域，具体涉及一种并行总线抗干扰的数字滤波方法。

背景技术

在嵌入式系统中，经常会在CPU和外设中存在并行总线的连接，如ISA总线(Industry Standard Architecture，工业标准体系结构)，PCI总线(PeripheralComponent Interconnect，外设部件互连标准)转local bus总线等。并行总线经常使用FPGA(现场可编程门阵列)或CPLD(复杂可编程逻辑器件)等进行时序功能的扩展，在总线传输数据的过程中，单端信号容易产生信号完整性的问题，表现在地址总线或者数据总线上出现干扰。而CMOS(互补金属氧化物半导体)工艺的FPGA/CPLD芯片输入端VIL(max)/VIH(min)都较低，对干扰较为敏感，容易产生数据传输错误的现象。

若并行总线的地址信号采样错误，很可能会将数据存放到错误的地址；如果数据总线采样错误，很可能在该地址上存入错误的数据。同理，其他的信号可能会产生时序上的错误，导致总线故障发生。

发明内容

为解决上述问题，本发明提供了一种并行总线抗干扰的数字滤波方法，具体包括以下内容：利用FPGA或CPLD的总线采样时钟采样干扰信号，并在测试引脚上输出该干扰信号；根据干扰信号宽度和采样时钟的周期确定信号滤波寄存器位数；编写滤波代码对所述干扰信号进行滤波处理；编写滤波代码对所述干扰信号进行滤波处理：信号滤波寄存器通过采样时钟存储上一周期的输入信号，在每个时钟采样周期内对信号滤波寄存器存储的的输入信号和当前周期的输入信号的组成值进行判断，如果组成值为相等的高电平或者低电平，则认为当前周期的输入信号是正确的无干扰的，信号滤波寄存器将当前的组成值移位输出到输出寄存器，当前周期的输入信号保存到信号滤波寄存器；如果存在不相等，则认为有干扰，则将当前周期的输入信号保存到信号滤波寄存器，但维持输出寄存器电平不变。

优选地，所述组成值指的是信号滤波寄存器存储的输入信号和当前周期的输入信号的合并信号。

其中，在利用FPGA或CPLD的总线采样时钟采样干扰信号前，先通过示波器波形测试，确定干扰信号宽度，参考采样时钟周期确定信号滤波寄存器的位数。

优选地，所述干扰信号包括：低电平上的凸形干扰信号以及高电平上的凹形干扰信号。

优选地，对于凸形干扰信号保证测试引脚采样得到m个采样时钟宽度的高电平；对于凹形干扰信号保证测试引脚采到n个采样时钟宽度的低电平；其中信号滤波寄存器位数等于m和n中的较大值，m、n均为正整数。

优选地，信号滤波寄存器根据滤波位数，若输入信号为高电平，若无干扰信号，若输入信号与信号滤波寄存器的组成值为全1，与上个周期的输入信号相等，则信号滤波寄存器将当前的组成值移位输出到输出寄存器，当前周期的输入信号保存到信号滤波寄存器；若有干扰信号，即在高电平信号中出现凹形干扰，则输入信号与信号滤波寄存器的组成值不是全1，则将当前周期的输入信号保存到信号滤波寄存器，但维持输出寄存器电平不变。