[发明专利]一种并行总线抗干扰的数字滤波方法

权利要求书

1.一种并行总线抗干扰的数字滤波方法，其特征在于，包含以下内容：

利用FPGA或CPLD的总线采样时钟对输入信号进行干扰信号采样，并在测试引脚上输出该干扰信号；

根据干扰信号宽度和采样时钟周期确定滤波位数；

对所述干扰信号进行滤波处理：信号滤波寄存器通过采样时钟存储上一周期的输入信号，在每个时钟采样周期内对信号滤波寄存器存储的上一周期的输入信号和当前周期的输入信号的组成值进行判断，如果组成值为相等的高电平或者低电平，则认为当前周期的输入信号是正确的无干扰的，信号滤波寄存器将当前的组成值移位输出到输出寄存器，当前周期的输入信号保存到信号滤波寄存器；如果组成值存在不相等，则认为有干扰，则将当前周期的输入信号保存到信号滤波寄存器，但维持输出寄存器不变。

2.如权利要求1所述的数字滤波方法，其特征在于，所述组成值指的是信号滤波寄存器存储的输入信号和当前周期的输入信号的合并信号。

3.如权利要求1所述的数字滤波方法，其特征在于，在对干扰信号采样前，通过示波器波形测试，确定干扰信号宽度，参考采样时钟周期确定信号滤波寄存器的位数。

4.如权利要求1所述的数字滤波方法，其特征在于，所述干扰信号包括：低电平上的凸形干扰信号以及高电平上的凹形干扰信号。

5.如权利要求4所述的数字滤波方法，其特征在于，对于凸形干扰信号保证测试引脚采样得到m个采样时钟脉宽的高电平；

对于凹形干扰信号保证测试引脚采样得到n个采样时钟脉宽的低电平；其中信号滤波寄存器位数等于m和n中的较大值，m、n均为正整数。

6.如权利要求1所述的数字滤波方法，其特征在于，信号滤波寄存器根据滤波位数，若输入信号为高电平，且无干扰信号，若当前周期的输入信号和信号滤波寄存器的组成值为全1，与上个周期的输入信号相等，则信号滤波寄存器将当前的组成值移位输出到输出寄存器，当前周期的输入信号保存到信号滤波寄存器；若有干扰信号，即在高电平信号中出现凹形干扰，则当前周期的输入信号与信号滤波寄存器的组成值不是全1，则将当前周期的输入信号保存到信号滤波寄存器，但维持输出寄存器电平不变。

7.如权利要求1所述的数字滤波方法，其特征在于，信号滤波寄存器根据滤波位数，若输入信号为低电平，且无干扰信号，若当前周期的输入信号与信号滤波寄存器的组成值为全0，与上个周期的输入信号相等，则信号滤波寄存器将当前的组成值移位输出到输出寄存器，当前周期的输入信号保存到信号滤波寄存器；若有干扰信号，即在低电平信号中出现凸形干扰，则当前周期的输入信号与信号滤波寄存器的组成值不是全0，则将当前周期的输入信号保存到信号滤波寄存器，但维持输出寄存器电平不变。