[发明专利]半导体存储器件、测试半导体存储器件的方法和测试系统

说明书

一种包括在由划线道划分并形成在晶片的上表面上的多个芯片之中的每一个芯片中的半导体存储器件包括存储器核心和内置自测试(BIST)电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。

相关申请的交叉引用

本公开要求于2020年9月9日在韩国知识产权局提交的韩国专利申请No.10-2020-0115129的优先权，其全部内容通过引用合并于此。

背景技术

本公开总体上涉及半导体集成电路，并且更具体地涉及半导体存储器件、测试半导体存储器件的方法和测试系统。

用于存储数据的半导体存储器件可以大致分类为易失性半导体存储器件和非易失性半导体存储器件。在诸如动态随机存取存储器(DRAM)之类的易失性半导体存储器件中，通过对单元电容器充电或放电来存储数据，并且在被供电时保持所存储的数据。然而，当断电时，所存储的数据丢失。相反，非易失性存储没备即使在断电时也可以保留所存储的数据。

在制造半导体存储器件的工艺中，可以执行晶片级工艺、封装级工艺和后封装级工艺。晶片级工艺对应于生产包括半导体存储器件的晶片的工艺。可以在晶片级工艺期间执行内置自测试(BIST)以测试半导体存储器件。然而，当通过将外部自动测试设备(ATE)直接连接到半导体存储器件的数据输入/输出焊盘来执行BIST时，由于BIST生成的负载效应，BIST的执行速度和应用范围可能受到限制。

发明内容

本发明构思的实施例可以提供能够在半导体存储器件的晶片级处理中有效地执行内置自测试(BIST)的半导体存储器件、测试半导体存储器件的方法和测试系统。

本发明构思的实施例提供了一种包括存储器核心和BIST电路的半导体存储器件。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开设置的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。半导体存储器件被设置在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的芯片中。

本发明构思的实施例还提供了一种测试半导体存储器件的方法，该方法包括：通过与连接到半导体存储器件的数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从外部接收命令和地址；基于命令和地址，生成包括并行比特的测试模式数据；以及通过将测试模式数据通过数据输入/输出电路应用到半导体存储器件的存储器核心的存储单元阵列来测试存储器核心。半导体存储器件被包括在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的每一个中。

本发明构思的实施例还提供了一种测试系统，该测试系统包括ATE和半导体存储器件。ATE在晶片级测试的第一测试模式中生成命令和地址，该晶片级测试对半导体存储器件执行，该半导体存储器件被包括在位于晶片的上表面上的多个芯片之中的芯片中。ATE在晶片级测试的第二测试模式中生成命令、地址和外部测试模式数据。半导体存储器件包括存储器核心和BIST电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路在第一测试模式中响应于来自ATE的命令和地址生成包括第一并行比特的测试模式数据。BIST电路在第二测试模式中接收命令、地址和外部测试模式数据，并通过将测试模式数据和外部测试模式数据中的一个通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。